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| 2010-01-05 |
理解不同类型的时钟抖动 |
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随着系统数据率增高，有时候系统性能限制由系统时序余量确定，因此，理解时序时钟抖动对系统设计人员很重要。本文介绍了时钟抖动，并阐释了时钟抖动的不同类型以及各种类型时钟抖动测量的意义。 |
| 2009-09-15 |
能高开发出PXI半导体逻辑测试模块OpenATE PE16 |
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能高电子日前开发出PXI平台的半导体逻辑测试模块(OpenATE PE16)，最高50Mhz频率，逻辑准位兼容于-1~+6V，每一逻辑脚位讯号卡有16个I/O通道，且采用Per-pin架构设计，每一I/O通道均配备有64M的测试向量内存(Vector Memory)、16组的时序设定、16组的波型(Waveform)设定，以及参数量测所需的PMU功能。 |
| 2009-08-07 |
多模多角(MMMC)和单模单角(SMSC)方法间时序相关性及优化的比较 |
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我们通过Magma Talus来解决与多种模式-角点组合的优化相关的复杂性问题。本文还将介绍一种通过生成MC下的容限增强型约束进行MMMC优化的方法。本文比较了如下方法间的时序效果：1)Full MMMC和SM/SC；2)情景方法与SM/SC；以及3“容限增强型方法”与SM/SC。 |
| 2009-08-03 |
A-DATA推出最高速DDR3内存模块 |
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威刚科技(A-DATA Technology)宣布推出最高速的XPG Plus系列DDR3-2200+ v2.0双信道内存模块，针对最新的双信道主机版而设计，可使内存模块于1.65V以下的电压下运作，并提供高达2,200MHz的杀手级速度及CL8-8-8-24的低时序。 |
| 2009-07-29 |
Cadence InCyte助力芯原芯片评估，准时并以更低的成本交付芯片设计 |
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Cadence设计系统公司近日宣布，中国的硅产品解决方案公司芯原已采用Cadence InCyte Chip Estimator，帮助在设计过程的更早阶段预测面积、时序、功耗和成本要求，使设计团队可以做出最佳决策并加速其客户的产品上市时间，同时降低成本。 |
| 2009-04-29 |
凌泰科技推出显示器单芯片驱动器AL330 |
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凌泰科技(Averlogic)新推出第二代中小尺寸显示器单芯片驱动器──AL330，采128接脚LQFP封装，尺寸仅14×14mm，具备低功耗特性，内含3路10位高精度ADC、2D全制式视讯译码器、影像增强处理电路、液晶时序控制电路、OSD、去隔行处理等电路；此外，内建的8052 MCU可简化外围设计，有效降低设计成本和设计难度。 |
| 2009-04-07 |
SpectraLinear推出非易失性可编程PC时钟PC EProClock |
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为消费、计算、内嵌应用和通信市场提供时序解决方案的供应商SpectraLinear Inc.宣布推出PC EProClock - 世界首个非易失性可编程的PC时钟系列。 |
| 2009-03-30 |
一种新的算法设计与实现方法 |
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本文提出了一种新的系统级工程算法设计方法，以满足快速建模与高性能算法实现的需要。将FPGA作为主处理器是今后信号处理领域的发展趋势，本文正是基于这点，借助EDA技术来设计与实现较复杂的DSP算法，且在设计时就能知道各模块的时序、资源消耗等情况。这样，系统工程师才能从系统的角度对模块进行修正或裁剪，保证整个系统的顺利完成。为了初步验证该方法，本文采用SVD作为实例，结果验证了其相对于传统方法有很多优势。 |
| 2009-03-24 |
采用一组RTL以及综合/时序约束完成功能等价的FPGA和ASIC |
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电子系统设计人员使用FPGA来实现他们的原型开发，利用器件的可编程能力验证硬件和软件。一旦设计准备好进行量产时，设计人员寻找某类ASIC以达到功耗、性能和成本目标，特别是，能够提供硬件平台和工具包的ASIC，支持目前采用了FPGA的设计，可以使用相同的I/O、存储器资源和IP。依据这些标准，设计人员降低了ASIC设计出现功能或者时序错误的风险。本文讨论Altera HardCopy ASIC的发展、体系结构和功能，它作为封装和引脚兼容FPGA匹配器件，非常适合实现设计量产。 |
| 2008-12-22 |
如何发现并解决FPGA设计中的时序问题 |
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时序收敛确实是相当令人头痛的问题，但有了正确版本的工具以及全面的时序收敛计划，你肯定能够快速确定设计中的时序问题并实现时序收敛。本文分析了FPGA设计中存在的时序问题，以及如何利用最新的软件工具解决这些问题的方法。 |
| 2008-11-19 |
利用时钟裕度技术实现系统边界稳定性与早期故障预测 |
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如今超频技术正在发展为一种称为“时钟裕度”的新技术，该技术可确保系统稳定运行。时钟裕度技术的核心就是可编程的锁相环。通过认真调节系统，总时序预算可以帮助我们明确时钟裕度性能差，估算出产品投入使用后的使用寿命。本文将探讨如何利用可编程时钟源来实现时钟裕度技术，通过时钟裕度来计算产品的标称性能与总时序预算之间的差异，确保临界条件下的系统稳定性。 |
| 2008-11-07 |
Altera推出Quartus II软件8.1，延续效能领先优势 |
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Altera公司近日发布了Quartus II软件8.1，进一步巩固在CPLD、FPGA和HardCopy ASIC设计性能和效能上的领先地位。这一最新版Quartus II软件延续了公司保持高密度FPGA最短编译时间的历史，根据内部基准测试结果，编译时间比任何其他FPGA供应商的开发软件都要快三倍以上。利用Quartus II软件的增强特性，设计团队能够更迅速地达到时序逼近，降低功耗，减小研发成本，将产品尽快推向市场。 |
| 2008-10-20 |
面向H.26?码率控制的研究和设计 |
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本文从GOP、帧和宏块三个层次对目标码字进行了计算和分配，并分别对其量化参数选取初始值和进行计算。最后完成的硬件设计通过了仿真验证，DC综合结果表明满足时序要求。且本设计实现的复杂度并不高，适用于实时编码的码率控制。 |
| 2008-10-09 |
利用新的布线架构应对先进工艺节点设计挑战 |
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时序、面积、功率和信号完整性历来是设计技术的主要指标。此外，可制造性和良率也逐渐成为关键的设计要素，对90nm及以下工艺而言尤其如此。为了解决可制造性问题，设计流程中增加了多良率优化技术。 |
| 2008-09-25 |
Actel发布以Flash为基础的FPGA，简化航天系统设计 |
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为了继续提供满足航天设计人员需求的创新硅解决方案，Actel公司宣布推出业界首个面向太空飞行应用以Flash为基础，耐辐射的FPGA器件。全新的低功耗RT ProASIC3器件具有可重编程功能，可简化原型构建和硬件时序确认，同时提供至关重要的辐射引发配置翻转的免疫能力。 |
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