共搜索到73篇文章
按相关度排序
按时间排序
| 2009-10-16 | Synopsys天宣布推出其Synphony HLS (High Level Synthesis)解决方案 Synopsys天宣布推出其Synphony HLS (High Level Synthesis)解决方案 |
| 2009-02-17 | Achronix与Mentor Graphics进一步扩展对Achronix FPGA的综合支持 日前，全球最快速现场可编程门阵列 (FPGA) 产品供应商 Achronix 半导体公司宣布与 Mentor Graphics公司达成一项多年期协议，为 Achronix FPGA 提供 Mentor Graphics Precision Synthesis 软件支持。该协议包括 Speedster 系列 1.5 GHz 产品及未来产品。 |
| 2008-02-01 | LATTICE推出SERVICE PACK 2FPGA设计工具包，用于ispLEVERA FPGA 7.0 Lattice Semiconductor宣布近期将推出用于其ispLEVERA FPGA 7.0版设计工具包的Service Pack 2。可进一步增强电源计数器、新版Synplicity的Synplify synthesis和Mentor Graphics的Precision RTL synthesis设计工具包的可用性和精确度，新增了对LatticeMico320嵌入式开源微处理器的支持功能。 |
| 2007-05-25 | 新款功率优化工具可降低IC的动态功耗 Calypto设计系统公司近期发布了一款据称在IC功率优化方面实现了突破的工具—PowerPro CG。该工具能自动将时钟门控逻辑添加到RTL代码中，并利用了这爱公司自身的时序分析技术支持多重时钟周期上的时钟门控。 |
| 2007-05-14 | Mentor Graphics携手Altera，综合工具全线支持Arria GX FPGA家族 Mentor Graphics宣布其先进综合产品套件支持Altera新发布的Arria GX FPGA。双方已建立紧密合作关系，以确保Precision Synthesis工具支持全线 Arria GX器件。Arria GX设计用于交付协议优化的收发器，成本点对大批量应用具吸引力。 |
| 2007-03-14 | EDA工具必须解决芯片中自定时和异步互连问题 SoC的一些特性引起了人们对复杂芯片中自定时和异步互连的极大兴趣。遗憾的是，目前的EDA工具都无法处理生产这种芯片所需的电路。现在业界需要大型EDA供应商推进这种新的自定时技术，而不是置身度外一味地加以忽略。我们每年要为EDA工具支持巨额的费用，而这些工具自从上个世纪末以来就很少有改进。 |
| 2007-01-08 | RTL综合领域Cadence迈新高，推出RTL编译器6.2版 Cadence Design Systems近日表示已在RTL综合领域向前迈进一步，推出Encounter RTL编译器6.2版本。 |
| 2006-11-13 | 两种设计技术大融合，Sequence、Synfora抱团共谋SoC功率结构 Sequence Design公司和Synfora公司日前宣布，双方已创建了一个合成流程，该流程结合了Sequence的PowerTheater RTL功率分析工具和Synfora的PICO Express Application Engine Synthesis(AES)。为了促进双方的合作，Synfora加入了InSequence的技术伙伴计划，以便推广EDA互用性和先进设计方法。 |
| 2006-06-19 | 在整个设计流程仔细规划如何控制IC的功耗 在许多设计中，功耗已经变成一项关键的参数。为了处理功耗问题，设计师必须贯穿整个芯片设计流程，建立功耗敏感的方法来解决功耗。本文从早期设计取舍到自动物理功耗优化，宏观角度出发，细节之处指点，介绍了多种降低功耗的经验和技巧，在解决功耗问题的时候，工程师可以把这些准则用在任何一种设计方法中。 |
| 2006-06-19 | 低功率IC设计面临艰巨的测试挑战 随着工艺节点的演进，功率问题变得日益突出。为减小功耗而采取的各种设计方法，使得低功率设计的测试变得更加艰巨。特别是随着设计的升级、测试节点数量的增加、电压的降低，以及测试模式数量的增加，低功率器件具有更大的测试逃逸可能性。这就意味着设计团队在降低功率方面将面临着更大的挑战。 |
| 2006-06-15 | 虚拟系统原型简化嵌入式多内核设计 VSP是一种周期、寄存器和时序都十分精确的系统级快速软件仿真模型，也是提高嵌入式设计质量和产能的好方法。如果您正准备采用这种设计方法进行工作，那么本文所提供的一些建议将对您有所帮助。 |
| 2006-04-20 | SystemVerilog综合子集标准获好评，厂商跃跃欲试 综合(Synthesis)工具已经开始支持SystemVerilog，但是仍存在一个问题：一个RTL模块可能只运行在一种综合工具中，却无法在其它综合工具中运行。目前，一项提议的SystemVerilog综合子集标准得到了大多数综合厂商的一致好评，虽然作为市场领导者的新思科技(Sysnopsys)仍对其持怀疑态度。 |
| 2006-03-27 | 可提高设计性能的HDL编程风格与技巧 通过熟悉器件架构，选择合适的硬件平台和硅片特性，并借助配置恰当且性能优良的实现工具，设计人员就能获得较高的设计性能。不过，在提高设计性能的众多方法中最容易被忽视的也许就是为目标器件编写高效的HDL代码。本文所讨论的编程风格与技巧可提高设计性能。 |
| 2006-02-06 | 新思公开V-SDC验证格式 新思公司最近通过Tap-In伙伴项目将V-SDC以开放源码的方式免费向公众提供,这么做既可以满足用户要求，还有可能拓宽等效检查工具的市场。 |
| 2006-02-06 | 具有“良品率意识”的IC实现流程瞄准65nm设计 Cadence公司的SoC Encounter GXL是可以在设计流程的不同阶段提供良品率分析和优化的工具。它能提供多模式和多角度的时序分析，并且最终可实现完整的统计时序分析，此外还具有时钟网格综合功能。 |
| 2006-01-13 | AccelChip基于模型的特性工具可自动生成C++模型 知识产权(IP)和综合工具提供商AccelChip公司宣布开始供应AccelChip DSP Synthesis和AccelWare IP工具包的2006.1版本。 |
| 2005-01-09 | 两英国初创公司联合推出增强型SystemC综合工具套件 英国初创企业SystemCrafter和Orange Tree Technologies日前联合发布了面向编程FPGA的工具套件，旨在使SystemC综合更经济可行。 |
| 2006-01-05 | IC设计要考虑封装因素 随着芯片上I/O数量的不断增加，设计师需要某种方案来帮助他们评估最适合他们设计的封装形式以及最佳的I/O位置。为此，Rio设计自动化公司发布了一款新软件，将促使设计师采用“有封装意识的”IC设计流程。 |
| 2005-12-13 | 直指技术前沿，具有良率意识的流程工具面市 Cadence Design Systems近日将推出具有良品率和变量意识的物理设计套件SoC Encounter GXL、RTL综合工具的增强版本RTL Compiler GXL以及Conformal Low Power GXL。 |
| 2005-12-08 | 使用基于图形的物理综合加快FPGA设计时序收敛 本文首先介绍了主要的传统综合方法，并说明这些方法存在的相关问题，然后介绍基于图形的物理综合概念，并指出这种技术如何满足当前先进FPGA的设计需求。 |
| 2005-12-08 | 基于图形的物理综合技术为FPGA提供更精确的时序 声称可以将大型FPGA综合技术提升到一个新的高度，Synplicity公司最近发布了一款Synplify Premier产品。该产品采用“基于图形”的物理综合技术来提供更精确的时序估计，并为FPGA硬件增加了RTL调试功能。 |
| 2005-11-07 | Mentor的综合工具支持QuickLogic超低功耗FPGA QuickLogic公司日前发布了来自其EDA领域合作伙伴Mentor Graphics公司所开发的、全面支持QuickLogic公司的微瓦级FPGA和可编程桥接产品的Precision Synthesis综合工具。 |
| 2005-11-02 | 无须颠覆方??，ESL供应商趋向务实 在电子系统级设计(ESL)领域，最近悄然出现了一个动向。 |
| 2005-10-19 | Synplicity将基于图形的物理综合软件集成到FPGA中 Synplicity的Synplify系列FPGA综合工具中新增了Synplify Premier软件。 |
| 2005-10-10 | Synplicity为FPGA综合提供先进解决方案 Synplicity公司近日宣布扩展了其Synplify家族FPGA综合工具，以满足当今复杂FPGA器件设计的需要。 |
| 2005-09-28 | Forte推出升级版Cynthesizer行为综合方案 Forte Design升级了Cynthesizer行为综合方案，可提供更广泛的生产ESL设计流程。 |
| 2005-09-01 | AccelChip DSP改进其基于模型的DSP工具 AccelChip改进了AccelChip DSP综合工具和相关知识产权内核发生器，适合Matlab基于模型的DSP设计工具，可开发更高性能的电路，其高速、流畅的I/O微架构更适合FFT，它还对不可逆矩阵的检测进行了改进。 |
| 2005-08-15 | SoC设计过程中需要考虑的关键测试要素 摘要：现代大批量SoC产品设计要求重点关注可测性设计(DFT)和可制造性设计(DFM)问题。 |
| 2005-08-12 | AccelChip改进了基于模型的DSP综合工具 AccelChip DSP综合工具2005.3版及相关MATLAB模型的IP内核发生器提高了电路性能，速度更快，而且改善了不可逆矩阵的检测。 |
| 2005-08-01 | 新思“拓扑”工具改善布局后时序和面积 新思科技公司最近推出一种“拓扑”技术，据称该技术可使得Design Compiler 2005逻辑综合工具无需使用线载模型。 |
问卷调查
近两周热门博文
专题策划
技术与创意
2012电子行业预测
趋势杂谈
| 热门 | 经典 | 文章 | 论坛 | 博客 |
IIC China 2012.2.23-25 深圳会展中心
 预先注册， 独享获奖先机！ |
研讨会热点 展商动态 |
热门EE小组
PCB讨论组
|
传感技术应用小组
|
运算放大器
射频工程师俱乐部
|
ZigBee
|
交流伺服系统
职业发展讨论
|
Android智能手机
|
E群做IC的人
Altium Designer(protel)学习小组
|
IC Designers
EMC设计小组
|
Linux讨论组
|
更多
|
