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| 2011-05-04 | SpringSoft新版VERDI软件完全支持UVM SpringSoft日前宣布VerdiTM自动化侦错系统开始完全支持UVM。Verdi软件在既有的HDL侦错平台上新增全新的UVM源代码与交易级(Transaction Level)信息纪录功能，让工程师们能将复杂的SystemVerilog testbench结构具体化，以便轻松地进行先进系统芯片(SoC)测试的侦错工作。 |
| 2009-05-21 | SpringSoft推出新版本Verdi系统，加速工程师的验证工作 专业IC设计软件全球供货商SpringSoft, Inc.今天宣布，最新版本的Verdi? Automated Debug System提供全面的SystemVerilog Testbench (SVTB)侦错支持。 |
| 2009-05-20 | SpringSoft新版本Verdi系统加速工程师的验证工作 专业IC设计软件全球供货商SpringSoft, Inc.今天宣布，最新版本的Verdi? Automated Debug System提供全面的SystemVerilog Testbench (SVTB)侦错支持。 |
| 2009-03-03 | OVM实现了可重用的验证平台 Open Verification Methodology（OVM）是Mentor Graphics和Cadence共同推出的，业界第一个基于SystemVerilog、通用开放的验证方法学；其基于事务交易级的方法学，基于Factory Pattern的对象生成方式，动态的参数配置，激励产生与验证架构分离和测试作为验证的顶层等技术使得可重用的验证平台成为现实。 |
| 2008-04-24 | LATTICE和ALDEC宣布将在FPGA设计和验证领域进行新的合作，实现混合语言仿真 Lattice半导体公司及其合作公司Aldec日前宣布了一项新的OEM协议，Aldec将会发布其唯一一款混合语言OEM FPGA仿真器。Active-HDL的Lattice版本将和Lattice的ispLEVER设计工具套件捆绑出售，提供混合语言（VHDL, Verilog和SystemVerilog）仿真，和MathWorks的simulink的协同仿真及其他Lattice加密IP核的相关仿真支持等。 |
| 2008-04-07 | OVM兑现 SystemVerilog最初的承诺 OVM兑现 SystemVerilog最初的承诺 |
| 2008-01-16 | Cadence、Mentor即日推出开放验证技术，SystemVerilog方法学将提供下载 Cadence、Mentor即日推出开放验证技术，SystemVerilog方法学将提供下载 |
| 2007-07-26 | SpringSoft新版侦错平台大幅强化设计性能并加入SystemVerilog支持 SpringSoft新版侦错平台大幅强化设计性能并加入SystemVerilog支持 |
| 2007-06-28 | 利用SystemVerilog实现有效的SoC设计验证 利用SystemVerilog实现有效的SoC设计验证 |
| 2007-06-05 | 形式验证领域取得新进展，Averant最新验证工具涵盖三大特性 Averant最近发布了其形式特性验证工具最新版本Solidify 5.0，声称在形式验证领域取得数项技术进展。新特性包括验证管理、层次验证和覆盖扩展。 |
| 2007-06-04 | 调查：SystemVerilog使用率上升，SystemC的表现却令人失望 调查：SystemVerilog使用率上升，SystemC的表现却令人失望 |
| 2007-05-17 | Synopsys在中国确立VMM验证方法标准，中文版《SystemVerilog验证方法学》正式出版 Synopsys在中国确立VMM验证方法标准，中文版《SystemVerilog验证方法学》正式出版 |
| 2007-05-15 | VMM验证方法在AXI总线系统中的实现 芯片验证越来越像是软件而不是硬件工作，这点已逐渐成为业界的共识。本文以软件工程的视角切入，分析中科院计算所某片上系统(SoC)项目的验证平台，同时也介绍当前较为流行的验证方法，即以专门的验证语言结合商用的验证模型，快速建立测试平台(Test-bench)并在今后的项目中重用。 |
| 2007-02-16 | SystemVerilog普及率增长迅猛，断言及测试平台大获青睐 SystemVerilog普及率增长迅猛，断言及测试平台大获青睐 |
| 2007-02-16 | 高级建模+硬件实现 新仿真器面向源级调试 Bluespec公司近期瞄准电子系统级(ESL)设计领域中的一个新兴细分领域推出其Bluesim仿真器新版本，该仿真器支持软件开发和硬件验证的虚拟原型构建。该公司称，Bluesim基于SystemVerilog，把高级别建模和硬件实现整合在了一个工具套件中。 |
| 2007-02-05 | 面向源级调试的仿真器整合了高级建模和硬件实现 Bluespec公司近期瞄准电子系统级(ESL)设计领域中的一个新兴细分领域推出其Bluesim仿真器新版本，该仿真器支持软件开发和硬件验证的虚拟原型构建。该公司称，Bluesim基于SystemVerilog，把高级别建模和硬件实现整合在了一个工具套件中。 |
| 2007-01-12 | Synopsys VCS解决方案助力瑞萨，有效提高验证效率 Synopsys近日宣布，瑞萨科技采用其VCS的功能验证解决方案开发复杂的芯片上系统(SoC)，并选定了VMM方法集，即《Verification Methodology Manual(VMM)for SystemVerilog》，用于创建先进的SoC验证环境。瑞萨科技采用VCS解决方案和VMM方??验证了其重要的SuperHyway总线片上互连架构。 |
| 2007-01-12 | Cadence验证方案广受青睐，SystemVerilog成主流开发技术 Cadence验证方案广受青睐，SystemVerilog成主流开发技术 |
| 2006-12-26 | 面向HDL和HVL技术，DVCon 2007确定会议日程 计划于2007年2月21-23日在加州圣何塞举行的第16届年度设计和认证大会(DVCon)日前宣布了技术会议日程，内容涉及技术讲座、主题演讲、小组座谈和论文宣读。 |
| 2006-09-28 | EDA“三剑客”投入UPF阵营，技术捐赠引发两派标准大战 EDA供应商Synopsys日前宣称将功率管理技术捐赠给EDA标准组织Accellera的统一功率格式(UPF)标准化委员会。捐赠内容包括功率管理命令、SystemVerilog结构、VHDL结构和Switching Activity交换格式(SAIF)。 |
| 2006-09-21 | 最新形式验证工具支持在多种特性语言之间转换 Averant推出了Solidify 4.0形式验证工具。该工具可以使设计师更好地控制整个形式验证过程，能让设计师在设计周期早期执行快速“缺陷搜寻”操作，稍后再做更彻底的断言检验。该工具具备一些增强特性，包括支持完整的SystemVerilog Assertion(SVA)语言、支持在线SVA的使用、通过绑定命令连接的验证知识产权(IP)以及用SVA实现的开放式Verilog库(OVL)，还能够在包括SVA、PSL、OVA、OVL和HPL在内的多个特性语言之间进行转换，使得设计团队就能自由地选择能够最佳地满足他们需要的特性语言，还能实现验证IP的保存与复用。 |
| 2006-08-15 | CADENCE可复用验证IP新品集成兼容性管理及多语言支持 Cadence设计系统公司日前推出了Universal Verification Components(UVCs)。它是可复用验证IP(VIP)的一个新产品，能将兼容性管理和多语言的灵活性与基于模拟的测试环境先进技术相集成。UVC能降低质量和进度延迟的风险，以及对特殊协议专业技术的要求。 |
| 2006-08-10 | CADENCE推出的通用验证组件集成了兼容性管理和多语言支持 Cadence设计系统公司日前推出了Universal Verification Components(UVCs)。它是可复用验证IP(VIP)的一个新产品，能将兼容性管理和多语言的灵活性与基于模拟的测试环境先进技术相集成。UVC能降低质量和进度延迟的风险，以及对特殊协议专业技术的要求。 |
| 2006-06-12 | “e”验证语言获IEEE批准,能否抵挡SystemVerilog挑战成疑 “e”验证语言获IEEE批准,能否抵挡SystemVerilog挑战成疑 |
| 2006-04-20 | SystemVerilog综合子集标准获好评，厂商跃跃欲试 SystemVerilog综合子集标准获好评，厂商跃跃欲试 |
| 2006-03-13 | 新思：生产率提高将是IC设计新主题 据新思(Synopsys)解决方案部高级副总裁兼总经理John Chilton日前表示，完成一个芯片所投入的时间和资源成本，也就是生产率，是当今IC设计的主导问题。 |
| 2006-03-02 | 矢力推动SystemVerilog标准，Synopsys获IEEE认可 矢力推动SystemVerilog标准，Synopsys获IEEE认可 |
| 2006-02-01 | eInfochips提供新服务，帮助客户转移到SystemVerilog eInfochips提供新服务，帮助客户转移到SystemVerilog |
| 2005-12-20 | 验证计划工作正迈向自动化 如果象某些研究报告指出的那样，功能验证已经占了IC逻辑设计流程的很大部分，那么当芯片规模达到1千万门甚至1亿门时会发生什么情况呢？ |
| 2005-12-08 | 新思率先推出SystemVerilog测试平台工具 新思率先推出SystemVerilog测试平台工具 |
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