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| 2009-05-20 |
SpringSoft新版本Verdi系统加速工程师的验证工作 |
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专业IC设计软件全球供货商SpringSoft, Inc.今天宣布，最新版本的Verdi? Automated Debug System提供全面的SystemVerilog Testbench (SVTB)侦错支持。 |
| 2009-03-03 |
OVM实现了可重用的验证平台 |
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Open Verification Methodology（OVM）是Mentor Graphics和Cadence共同推出的，业界第一个基于SystemVerilog、通用开放的验证方法学；其基于事务交易级的方法学，基于Factory Pattern的对象生成方式，动态的参数配置，激励产生与验证架构分离和测试作为验证的顶层等技术使得可重用的验证平台成为现实。 |
| 2008-04-24 |
LATTICE和ALDEC宣布将在FPGA设计和验证领域进行新的合作，实现混合语言仿真 |
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Lattice半导体公司及其合作公司Aldec日前宣布了一项新的OEM协议，Aldec将会发布其唯一一款混合语言OEM FPGA仿真器。Active-HDL的Lattice版本将和Lattice的ispLEVER设计工具套件捆绑出售，提供混合语言（VHDL, Verilog和SystemVerilog）仿真，和MathWorks的simulink的协同仿真及其他Lattice加密IP核的相关仿真支持等。 |
| 2008-04-07 |
OVM兑现 SystemVerilog最初的承诺 |
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OVM是一种真正的开放式SystemVerilog类库和方法学软件包，使用该软件不会受到Cadence 或 Mentor Graphics的任何限制。这种真正的开放性，结合其本身包含的底层技术，将强有力地帮助SystemVerilog实现最初的承诺。 |
| 2008-01-16 |
Cadence、Mentor即日推出开放验证技术，SystemVerilog方法学将提供下载 |
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Cadence设计系统公司与Mentor Graphics公司宣布“开放式验证方法学（Open Verification Methodology ,OVM）即日上市。 |
| 2007-07-26 |
SpringSoft新版侦错平台大幅强化设计性能并加入SystemVerilog支持 |
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电子设计自动化厂商SpringSoft，近期推出大型数字芯片以及系统芯片（System-on-chip）侦错自动化平台Verdi的开发蓝图。新版Verdi侦错平台整合了不同阶层的设计语言及工具，能有效将系统规格到芯片实现的验证时间缩短一半以上。 |
| 2007-06-28 |
利用SystemVerilog实现有效的SoC设计验证 |
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随着SoC设计中采用的技术愈加复杂，验证工程师的规划过程也需不断改进。基于测试的归划正在被更复杂的跟踪覆盖和断言的验证规划所替代。引起这种变化的原因之一是支持功能覆盖点、断言和测试平台约束规范的SystemVerilog在业界的普及。 |
| 2007-06-04 |
调查：SystemVerilog使用率上升，SystemC的表现却令人失望 |
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John Cooley对818位工程师的验证调查第二部分已发表。调查发现，SystemC的使用率大幅落后于设计师两年前的预期。而SystemVerilog的使用率在上升，但大部分用于验证而非设计。 |
| 2007-05-17 |
Synopsys在中国确立VMM验证方法标准，中文版《SystemVerilog验证方法学》正式出版 |
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电子设计自动化（EDA）软件工具领导厂商Synopsys日前宣布，由ARM和Synopsys公司推出的SystemVerilog验证方法学（VMM）被中国主要电子公司采用，用于开发先进验证环境 |
| 2007-02-16 |
SystemVerilog普及率增长迅猛，断言及测试平台大获青睐 |
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Cadence Design Systems最近的一项用户调查显示，SystemVerilog语言的普及正迅速增长。此外，调查发现，超过一半的SystemVerilog用户使用的是该语言的断言和测试平台特性。 |
| 2007-02-05 |
面向源级调试的仿真器整合了高级建模和硬件实现 |
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Bluespec公司近期瞄准电子系统级(ESL)设计领域中的一个新兴细分领域推出其Bluesim仿真器新版本，该仿真器支持软件开发和硬件验证的虚拟原型构建。该公司称，Bluesim基于SystemVerilog，把高级别建模和硬件实现整合在了一个工具套件中。 |
| 2007-01-12 |
Cadence验证方案广受青睐，SystemVerilog成主流开发技术 |
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Cadence设计系统公司近日宣布，该公司基于SystemVerilog的验证解决方案在去年迅猛发展，用该语言进行试验的客户从大约40家增加到了150家，他们将该语言应用于创建功能原型项目，或者应用到主流产品开发。 |
| 2007-01-12 |
Synopsys VCS解决方案助力瑞萨，有效提高验证效率 |
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Synopsys近日宣布，瑞萨科技采用其VCS的功能验证解决方案开发复杂的芯片上系统(SoC)，并选定了VMM方法集，即《Verification Methodology Manual(VMM)for SystemVerilog》，用于创建先进的SoC验证环境。瑞萨科技采用VCS解决方案和VMM方??验证了其重要的SuperHyway总线片上互连架构。 |
| 2006-09-28 |
EDA“三剑客”投入UPF阵营，技术捐赠引发两派标准大战 |
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EDA供应商Synopsys日前宣称将功率管理技术捐赠给EDA标准组织Accellera的统一功率格式(UPF)标准化委员会。捐赠内容包括功率管理命令、SystemVerilog结构、VHDL结构和Switching Activity交换格式(SAIF)。 |
| 2006-09-21 |
最新形式验证工具支持在多种特性语言之间转换 |
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Averant推出了Solidify 4.0形式验证工具。该工具可以使设计师更好地控制整个形式验证过程，能让设计师在设计周期早期执行快速“缺陷搜寻”操作，稍后再做更彻底的断言检验。该工具具备一些增强特性，包括支持完整的SystemVerilog Assertion(SVA)语言、支持在线SVA的使用、通过绑定命令连接的验证知识产权(IP)以及用SVA实现的开放式Verilog库(OVL)，还能够在包括SVA、PSL、OVA、OVL和HPL在内的多个特性语言之间进行转换，使得设计团队就能自由地选择能够最佳地满足他们需要的特性语言，还能实现验证IP的保存与复用。 |
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