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| 2010-12-22 | Microsemi选用Sibridge Technologies验证IP 美高森美公司(Microsemi Corporation)宣布采用Sibridge Technologies公司的验证知识产权(Verification Intellectual Property, VIP)，以缩短其创新型FPGA和可定制SoC产品的上市时间。 |
| 2009-03-03 | OVM实现了可重用的验证平台 Open Verification Methodology（OVM）是Mentor Graphics和Cadence共同推出的，业界第一个基于SystemVerilog、通用开放的验证方法学；其基于事务交易级的方法学，基于Factory Pattern的对象生成方式，动态的参数配置，激励产生与验证架构分离和测试作为验证的顶层等技术使得可重用的验证平台成为现实。 |
| 2008-04-29 | THE MATHWORKS为安全关键系统提供自动化模型检查支持 The MathWorks日前宣布，其Simulink Verification and Validation软件能够自动评估和验证系统模型与DO-178B和IEC-61508标准及MAAB建模准则的合格性，这些建模准则已经被国际航天、汽车和工业设备市场广泛采用。用于这些安全关键标准的最新模型检查功能使Simulink Verification and Validation所提供的现有支持扩展到客户开发的建模准则。 |
| 2008-04-28 | THE MATHWORKS为安全关键系统提供自动化模型检查支持 The MathWorks近日宣布，其Simulink Verification and Validation软件能够自动评估和验证系统模型与DO-178B和IEC-61508标准及MAAB建模准则的合格性，这些建模准则已经被国际航天、汽车和工业设备市场广泛采用。 |
| 2008-01-16 | Cadence、Mentor即日推出开放验证技术，SystemVerilog方法学将提供下载 Cadence设计系统公司与Mentor Graphics公司宣布“开放式验证方法学（Open Verification Methodology ,OVM）即日上市。 |
| 2007-03-27 | 如何对验证过程进行良好的管理？ 设计和验证过程的良好管理从制定明确的目标开始，这些目标重点关注哪些东西需要被验证。采用这些指导方针，一个有经验的验证小组就可以开发并实施一项全面的计划。有关责任人可以获取并审查验证计划以推动设计安全、顺利地收敛。 |
| 2007-03-22 | 基于统一功率格式的低功耗设计流程 Cadence设计系统公司已经在其现有的逻辑设计、验证和实现工具中添加了通用功率格式(CPF)工具。这是CPF的第一次实际部署，该格式目前尚处于有争议标准的中心，是Cadence用于低功率IC的完整设计流程中低功耗解决方案的基础。 |
| 2007-03-02 | 亚洲新星挑战EDA市场旧格局 与电子业其他技术的情况截然不同，在经历了数次产业大迁移之后，EDA行业的创新之源仍然牢牢的被美国公司掌握在手中。不过，随着设计外包的风行，美国本土以外的EDA公司特别是亚洲地区的EDA公司正在越来越多，仍然有许多创新者不断试图涌入处于IC产业链最顶端的EDA供应商的行列。思源科技(SpringSoft)就是其中一员。 |
| 2007-01-12 | Synopsys VCS解决方案助力瑞萨，有效提高验证效率 Synopsys近日宣布，瑞萨科技采用其VCS的功能验证解决方案开发复杂的芯片上系统(SoC)，并选定了VMM方法集，即《Verification Methodology Manual(VMM)for SystemVerilog》，用于创建先进的SoC验证环境。瑞萨科技采用VCS解决方案和VMM方??验证了其重要的SuperHyway总线片上互连架构。 |
| 2006-12-25 | 采用新的模拟混合信号仿真技术进行全芯片验证 高效使用多级AMS验证，能够帮助设计师创建合适的验证计划，定义多种设计配置和相关的仿真测试。每种配置对被测功能的关键路径采用晶体管级描述，而设计的其它模块被切换到高层行为模型。该方法允许对整个芯片进行详细的AMS验证，所需的验证设置时间很少。因此它能顺利地连接设计与验证过程，并能在验证阶段复用行为模型和测试平台。 |
| 2006-12-01 | CAD Science的GDSII浏览和DRC工具率先在美国免费试用 新创的CAD Science公司不仅声称拥有业界最快的GDSII浏览和全芯片设计规则检查(DRC)工具，而且强调具有无可比拟的价格优势。因为这些工具可免费提供给美国用户使用，而该公司只要求用户提供反馈信息。 |
| 2006-11-24 | 结合FPGA与结构化ASIC进行设计 由于结构化ASIC具有单位成本低、功耗低、性能高和转换快(fast turnaound)等特点，越来越多的先进系统设计工程师正在考虑予以采用。然而，利用结构化ASIC进行开发也不是没有风险。逻辑设计错误仍然可能存在。避免硅片设计反工的一种方法是使用FPGA作原型，然后将设计从FPGA转换成ASIC。本文是使用结构化ASIC设计方法学的一些建议。 |
| 2006-10-24 | 免费的开源工具帮助工程师使用C++进行硬件验证 验证工程师MikeMintz坚信：IC验证需要使用面向对象的编程技术。因此，他创建了两个开放源代码的软件程序，以协助工程师们使用C++进行硬件验证工作。此外，他在工作之余，还与人合作撰写了一本以此为主题的书。他们并不计划将Teal或Truss推向市场，将通过Email对Teal和Truss提供“尽力而为的”技术支持。 |
| 2006-09-21 | 最新形式验证工具支持在多种特性语言之间转换 Averant推出了Solidify 4.0形式验证工具。该工具可以使设计师更好地控制整个形式验证过程，能让设计师在设计周期早期执行快速“缺陷搜寻”操作，稍后再做更彻底的断言检验。该工具具备一些增强特性，包括支持完整的SystemVerilog Assertion(SVA)语言、支持在线SVA的使用、通过绑定命令连接的验证知识产权(IP)以及用SVA实现的开放式Verilog库(OVL)，还能够在包括SVA、PSL、OVA、OVL和HPL在内的多个特性语言之间进行转换，使得设计团队就能自由地选择能够最佳地满足他们需要的特性语言，还能实现验证IP的保存与复用。 |
| 2006-09-08 | 使用协同仿真实现RTL设计的功能验证 由于设计的整体复杂性不断增强，设计验证任务也随之变得复杂，通过协同仿真进行系统级验证正在成为验证和检验 RTL 实现结果的一种行之有效的途径。本文将重点介绍利用原始可执行模型进行验证和确认的方法，以及在MATLAB环境中的硬件设计验证。 |
| 2006-08-15 | CADENCE可复用验证IP新品集成兼容性管理及多语言支持 Cadence设计系统公司日前推出了Universal Verification Components(UVCs)。它是可复用验证IP(VIP)的一个新产品，能将兼容性管理和多语言的灵活性与基于模拟的测试环境先进技术相集成。UVC能降低质量和进度延迟的风险，以及对特殊协议专业技术的要求。 |
| 2006-08-14 | 断言竟越复杂越好，最新形式验证工具向丛集级发展 一款新的静态形式验证工具在对全芯片设计进行自动化验证方面取得了长足进步。它可以提供丛集级而非模块级的自动验证功能，自动为多个断言构建证据，从而提供生产率。与常识不同，对该工具而言，断言越复杂越好，因为被证实的断言越多，该工具就越了解设计，也就更容易证实进一步的断言。 |
| 2006-08-10 | CADENCE推出的通用验证组件集成了兼容性管理和多语言支持 Cadence设计系统公司日前推出了Universal Verification Components(UVCs)。它是可复用验证IP(VIP)的一个新产品，能将兼容性管理和多语言的灵活性与基于模拟的测试环境先进技术相集成。UVC能降低质量和进度延迟的风险，以及对特殊协议专业技术的要求。 |
| 2006-07-06 | 应对复杂电子设计挑战，创新“锦囊”自有妙计 Cadence设计系统有限公司和ARM日前发布了面向ARM技术的Cadence Functional Verification Kit(功能验证锦囊)，为设计团队在验证基于ARM处理器的设计过程中提供低风险的验证闭合途径。 |
| 2006-07-04 | 开放式方??和UCDB促进下一代功能验证 下一代功能验证需要新的方??、新的工具和产业层面的合作，这是Mentor Graphics公司所持的看法，而就在近期，该公司在这三个方面同时取得进展：Questa 6.2模拟平台新增了一个统一覆盖数据库(UCDB)；新的Questa Vanguard计划吸纳了20多家供应商；先进验证方??(AVM)是首个支持从系统级到RTL级验证的开放式非专有方??。 |
| 2006-06-12 | “e”验证语言获IEEE批准,能否抵挡SystemVerilog挑战成疑 IEEE已经批准了Cadence设计系统公司的“e”验证语言，从而使其成为任何人都可以使用或支持的开放型标准语言。但相比已经获得广泛EDA供应商和产品支持的SystemVerilog，“e”的前途似乎不太明朗。 |
| 2006-06-06 | SystemRDL取代RDL，Denali开放寄存器语言升级版 Denali Software Inc.日前宣布，高级寄存器描述语言(RDL)虽然不再作为开放源语言使用，但其增强版本SystemRDL可由该公司免费提供。 |
| 2006-05-09 | Xpedion PLL解决方案可验证噪音与抖动，加速产品上市 EDA新创公司Xpedion Design Systems日前宣布推出其首个晶体管级锁相环(PLL)解决方案，验证完全闭合环噪音和抖动。 |
| 2006-05-08 | IP的未来：适者生存 IP自90年代中期从“家庭作坊”起步以来，历经多种转变，现在正在逐步成为高科技领域中一个日趋成熟的部分。伴随这种成熟性的增长，今后更加成熟老练的IP供应商将提供更加复杂的IP产品。 |
| 2006-05-08 | Novas工具解决验证可视性难题 由于验证工具会产生大量的1和0，因此IC设计师很难看清楚他们真正需要观察的信号值。针对该问题，Novas公司最近推出了Siloti系列“可视化增强(VE)”工具。 |
| 2006-04-27 | ProDesign提供面向ASIC原型系统的PCI Express 德国ASIC和系统级芯片验证平台供应商ProDesign日前宣布为其ASIC原型系统提供PCI Express套件。 |
| 2006-04-13 | 全球EDA市场增长乏力，但半导体IP收表现抢眼 根据EDA协会(EDAC)市场统计服务部门发布的报告称，2005年全球EDA营收总计45.7亿美元，比2004年的44.3亿美元增长3%。报告显示，2005年第四季度，EDA营业收入达到12.5亿美元，比上年同期增长5%。 |
| 2006-04-06 | Synopsys发布支持Sun处理器的开发验证平台 Synopsys公司日前宣布推出支持Sun Microsystems UltraSPARC T1处理器的Galaxy Design及Discovery Verification Platform平台。 |
| 2006-03-24 | 混合信号设计的验证挑战 在混合信号设计中，设计的每一个环节都提出了一些独特且困难的设计问题。那么，我们要如何才能扫除这些障碍呢？ |
| 2006-03-24 | 统一的电路仿真验证平台的设计 电路仿真和验证是集成电路设计工作的重要组成部分，在不同类型芯片的各个设计阶段中都消耗了相当大的资源。下面是一些具体的仿真应用：在数字电路模块设计中，无论是系统级、行为级还是RTL级，都需要编写专门的测试代码输入激励波形，同时检测输出波形是否符合功能描述；若发现实际输出和预计输出不一致，则进一步查看输入输出和电路分析。而在模拟电路设计中，由于输出不能精确定义，更需要经常观察输出波形，有时还需要进行数学变换来测量电路性能。 |
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