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EDA/IP/IC设计

浅谈VHDL/Verilog的可综合性以及对初学者的一些建议

作者: 董培良上网日期: 2005年08月09日

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关键字： VHDL Verilog RTL

[摘要提示] 浅谈VHDL/Verilog的可综合性以及对初学者的一些建议一、HDL不是硬件设计语言过去笔者曾碰到过不少VHDL或Verilog HDL的初学者问一些相似的问题，诸如如何实现除法、开根号，如何写循环语句等等。在这个论坛上，也时常能看到一些网友提出这一类的问题。对于这些问题，首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言，只不过目前被我们用来设......

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什么是verilog?verilog是什么?
"verilog是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。此外，verilog提供了编程语言接口，通过该接口用户可以在模拟、验证期间从外部访问设计，包括模拟的具体控制和运行。 verilog不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用verilog仿真器进行验证。verilog从C语言中继承了多种操作符和结构，所以从结构上看两者有很多相似之处。设计流程：功能设计-->用verilog描述电路-->软件模拟与仿真-->考察结果--->逻辑综合-->代码下载到硬件电路--->完成。"

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