在每个制造节点引入新的缺陷机理时,容易受设计影响的缺陷在数量和复杂性方面呈现出大幅增加的明 显趋势。这意味着,在引入新的制造工艺时,除了最初存在的低良率问题之外,即使随着工艺的逐渐成 熟,不同设计之间的变化仍会不断导致良率挑战。对您影响最大的良率挑战可能取决于贵公司所生产的 半导体产品类型。如图1 所示,一些高端消费类产品严重依赖极短的市场窗口,这种情况下,量产时间至关重要。对于长期制造的产品而言,获取最后的1~2% 的成熟良率可能意味着盈利水平的大幅提升。

Mentor18021301 图1:不同半导体公司将会侧重良率学习的不同方面。

思考以下几个问题:

• 良率问题是否曾拖延您的产品发布或销售进度?

• 1%的良率提升是否会对您的利润产生重大影响?

• 出现良率问题时,您是否希望晶圆代工厂提供更快的响应?

• 您是否在同类工艺中发现了不同的良率?

如果以上任何问题的答案是肯定的, 那么本文所述的诊断驱动的良率 分析方法可能会对您有所帮助。

诊断驱动的良率分析 (DDYA) 是一种适合数字半导体器件的方法,它利用生产测试结果、批量扫描诊断和统计分析,在进行失效分析之前确定导致良率损失的原因。此方法可以将发现根本原因的时间缩短75~90%, 并且能找出使用其他方法无法发现的系统性良率限制因素。本文将介绍如何使用Tessent Diagnosis和Tessent YieldInsight软件产品成功实现DDYA的过程。

诊断在良率分析中的作用

扫描诊断可利用设计描述、扫描测试图形以及测试仪提供的失效数据来发现“疑点”,即在数字测试期 间最有可能导致失效的缺陷。

扫描诊断过去用于缺陷定位。在图2所示的良率学习背景下,一旦发现一些缺陷器件反映出良率问题,就会立即通过诊断来确定这些器件最有可能出现的缺陷位置。然后再通过电气和物理故障隔离进一步细化这些可能的位置,之后再进行结构分析。DDYA 则代表了另一种方法。此方法不仅仅将诊断用于缺陷定位,还用于确定底层的根本原因以及批次中的最佳物理失效分析(PFA)候选对象(例如一片晶圆或一个LOT晶圆)。DDYA方法有几大优势:

• 在进行PFA之前确定并分离可疑的根本原因

• 提高PFA的相关性和成功率

• 缩短PFA的周期

• 将发现根本原因的总体时间缩短75%~90%

• 发现之前隐藏的良率限制因素,即高量产制造中最后的1%~2%良率

要将DDYA付诸现实,需要部署两个关键组件:

• 诊断需要生成对良率学习有意义的数据类型

• 诊断结果分析必须充分考虑诊断结果的含糊性

下面,我们将深入探讨各个元器件。

Mentor18021302 图2:传统的良率学习方法与Mentor的诊断驱动的良率分析(DDYA)方法。

用于良率分析用途的诊断

将诊断用于传统流程中的失效分析时,主要目标是定位特定芯片上导致失效的缺陷。用于良率分析时,单单获取精确的缺陷位置还远远不够。如果经诊断,晶圆上的所有失效芯片在不同的位置(即不同的网络中)存在缺陷,那么许多芯片仍可能由于相同的缺陷机理或根本原因而失效。为确定这一共同的根本原因,我们需要了解这些不同缺陷位置的共同之处。为此,我们可以使用诊断结果中包含的位置属性。这些属性包括单元类型、物理器件层、过孔类型和临界区域。图3即显示了这一差异。

Mentor18021303 图3:在良率学习中,通过扫描诊断确定的位置属性往往比位置本身更有价值。

Tessent Diagnosis可通过版图感知的诊断化解上述挑战[2-3]。与仅仅基于纯逻辑设计说明(网表)的诊断相比,版图感知的诊断提高了诊断分辨率,并提供了额外的缺陷分类。以下是版图感知的诊断如何提供更详细结果的一些示例:

传统上,位置仅限于门级(网表)位置,例如网络或门。使用版图感知的诊断时,疑点位置通常是一个缺陷边界框,即两个网络之间的桥接,网络的开路区段,或某一个单元。

• 如果失效的原因是两个网络之间的逻辑桥接,则仅当这两个网络处在物理版图空间的毗邻位置时,才将此桥接视为有效的疑点。

• 支配桥接(仅在两个相关网络的其中一个上观察到逻辑失效)和开路将被明确分离。这是通过分析与受开路/桥接影响的可疑对象相邻的网络来实现的。

• 开路位置将被收窄至网络区段。这是通过分析多路扇出网络的所有接收器来实现的。

图4显示了一个经诊断包含开路缺陷的网络。工具可通过观察多路扇出网络中正常和失效的接收器,将疑点位置收窄至总体网络的一个小区段。

Mentor18021304 图4:使用拓扑分析识别开路网络区段。

用于良率分析用途时,如何在报告中使用版图信息尤为引人关注。如图5所示,对于失效芯片,版图感知的诊断报告了精确至x、y和层等物理位置,以及逻辑位置及分类。在此示例中,可疑缺陷是一个包含metal4、metal5和三种不同类型过孔的网络区段中的一处开路。为其他失效芯片生成类似的信息后,可以对此信息进行分析和处理,以确定尤为引人关注的特征。

Mentor18021305 图5:版图感知的诊断报告。

除了版图感知的诊断外,其他高级诊断技术也有益于良率分析。因为多达50%的缺陷可能位于单元内部。单元内部诊断可确保明确地分离互连中的缺陷(“后端缺陷”)与单元内部的缺陷(“前端缺陷”)。 单元感知的诊断是一种将此概念延伸至单元内部更深层次的新方法。接下来我们将详细讨论此方法。

10~30% 的逻辑失效是由于扫描链缺陷所致。利用高级链诊断可以识别扫描链缺陷和链功能复合缺陷。 延迟缺陷通常占总缺陷数量的1~5%。通过全速诊断可以明确识别延迟缺陷和时序错误。

Tessent Diagnosis提供了一套全面的诊断功能,可针对每项失效提供50多种不同属性。这些属性范围广泛,包括失效的扫描链和图形到缺陷分类和受影响的标准单元等等,为Tessent YieldInsight所执行的统计分析奠定了基础。

除了精确和有意义的诊断结果之外,此背景下的另一项重要诊断要求是,运行诊断时必须将测试成本受到的影响降至最低。对于PFA或测试启动等应用,通常会在少数几个器件上进行诊断。为了能够在良率分析中有效地运用诊断,需要进行常规基础上的诊断并增加诊断器件的数量。这就意味着,必须在存在扫描测试压缩的情况下对生产测试图形运行诊断,并且将测试时间受到的影响降至最低。Tessent Diagnosis会直接对基于压缩模式的Tessent TestKompress图形以及Tessent FastScan图形的测试结果进行诊断[8]。

单元感知的诊断

目前为止的诊断方法已经提供了互连级别的逻辑缺陷和版图感知缺陷的检测方法。这些缺陷位于制造工艺的后道工序(BEOL)部分。在较新的工艺技术,尤其是包含 FinFET 晶体管设计的工艺技术中,晶体管级别的前道工序(FEOL)缺陷构成了现代半导体制造商面临的主要系统性良率挑战。单元感知的诊断提供了一种全新的有效方法,通过执行晶体管级别的诊断来识别标准单元内的缺陷。它运用衍生自模拟仿真的故障模型,并使用与传统诊断相同的失效数据收集和诊断流程。Tessent Diagnosis提供的单元感知的诊断是单元感知的测试领域10多年来研究成果的结晶,并且在开发过程中还与无晶圆厂半导体制造商、晶圆代 工厂和集成设备制造商展开了广泛的合作。使用单元感知的诊断可以缩短PFA时间并显着提高诊断分辨率。有关详细讨论,请参阅白皮书]。

分析和理解诊断结果

批量诊断用于良率分析的价值最终取决于如何使用诊断结果[9-16]。提高诊断结果的实用性面临的其中一个主要挑战是将有价值的信息与干扰信息进行区分。为此,Tessent YieldInsight 采用了各种分析方法。

区域分析

一组诊断数据可能揭示,与一种特定类型的“与”门相关的缺陷数量多于其他任何逻辑门。不过,这并不意味着存在与此特定“与”门相关的系统性问题。如果它是设计中最常见的门类型,则可以预见,它在任何分析中出现的几率都很高。另一方面,如果您在整个晶圆上看到缺陷明显呈现随机分布,而在晶 圆中心却出现高度集中的与该特定“与”门类型相关的缺陷,则表明存在系统性问题。这是因为此特定 缺陷的分布与总体缺陷的分布明显不同。

Tessent YieldInsight执行这一类型的特性分析,将Tessent Diagnosis提供的所有特性的实际结果与预期分布进行比较。它对8个区域类型的50多个特性自动进行分析,并呈现在分析信息显示板中。此信息显示板明确指示了值得调查的特性,以及预期分布与实际分布之间的差异程度。这样一来,Tessent YieldInsight便可帮助找出失效诊断数据中指向系统性问题的图形。

一旦怀疑特定的特征(例如特定的标准单元类型)将影响到良率,便可执行额外的特征分析,以了解各个系统性问题的影响,并选择用于PFA的器件。与特定特性相关的器件将被分离,以便能够清楚地观察此问题的影响。通过分离出这部分器件,可以对剩余的物料进行额外分析,进而帮助识别其他问题。

例如,假定共计1,000个失效芯片。这些芯片中有150个被发现存在与单一过孔相关的开路缺陷。在剩余物料中,有70个芯片被发现在某个标准单元的不同例化中存在缺陷。通过识别多种系统性问题,则有可能在进行任何PFA之前确定优先解决的问题。

一旦确定某个特定问题,便可基于诊断结果选择用于PFA的器件。通过选择具有单一疑点、高诊断分数和较小的物理搜索面积的器件,可以最大限度提高PFA的成功率。

消除诊断噪声 – 根本原因反卷积

在某些情况下,由于干扰信息,很难确定特定问题是否为诊断数据。根本原因反卷积(RCD) 是Tessent Diagnosis和YieldInsight产品提供的一项统计增强技术,也是增强诊断分辨率的下一步骤。它的原理是,通过将多 份版图感知的诊断报告放在一起进行分析,来确定最有可能解释这组诊断结果的底层缺陷分布(根本原因分布)。然后将结果反向标注到单独的诊断疑点。

如图6所示,版图感知的诊断指向某个区段,而RCD可以隔离该区段内的特定根本原因。这样一来,便可提高PFA的相关性和成功率,并将PFA的周期从几个月大幅缩短至几天。RCD还能实现“虚拟FA”,此功能可在执行任何失效分析之前确定一组失效器件的缺陷分布。有关RCD的详细讨论,请参阅白皮书[18]。

Mentor18021306 图6:根本原因反卷积可以隔离区段中的特定根本原因。

将DDYA与设计数据分析相结合

解决设计流程诱发的系统性缺陷是无晶圆厂半导体公司可采用的直接提高良率的几种方法中的一种。因此,有必要实施一种方法来明确地分离设计和流程相关的良率限制因素。在DFM感知的良率分析流程中,目标是确定可制造性设计(DFM)规则,为实际设计流程诱发的系统性缺陷提供最佳描述。这种方法存在一些挑战。首先,缺陷位置与DFM违规之间的相关性不一定意味着DFM违规就是导致缺陷的实际原因。而且,尽管真实的失效机理可能与设计相关,但不一定就能通过现有的DFM规则进行建模。

图7显示了Tessent YieldInsight中采用的DFM感知的良率分析方法。版图感知的诊断奠定了此方法的基础。每项版图感知的诊断结果都与Calibre YieldAnalyzer的关键特征分析(CFA)结果相关联。如果某个可疑缺陷部分或完全处在与DFM规则违规相同的层和位置,则可以认为此疑点与该DFM规则相关联。

Mentor18021307 图7:DFM 感知的良率分析流程。

Tessent YieldInsight 将DFM规则视为特性,并且使用此白皮书中之前介绍的相同特性和区域分析方法来确定系统性良率损失是否由DFM违规所致,以及确定最敏感的DFM规则。在较高层面,可通过此流程识别三个类别的系统性缺陷:

•与现有的CFA规则相关联的系统性缺陷。此流程将会识别对系统性缺陷最敏感的DFM规则。

•被怀疑对CFA敏感,但与现有规则无关联的系统性缺陷。基于初始分析结果,用户可能会怀疑根本原因与设计有关,但它与现有的所有DFM规则都不匹配。基于此假设,可以创建更多规则并确定这些规则存在的违规。然后将这些新的违规反馈回Tessent YieldInsight 并进行分析。这样,无需执行任何PFA便可对假设进行测试。

•设计无关(流程相关)的系统性缺陷。

部署诊断驱动的良率分析流程

DDYA的基本要求是提供设计、测试图形和测试仪失效数据。通过遵循一些基本准则,可实现有效的流程,并将测试时间受到的影响降至最低。

例如,大多数半导体公司结合使用固定测试图形和全速测试图形。大多数缺陷可能无法通过这两组测试图形,但诊断两者所需的工作量却存在明显的差别,其中全速图形通常比固定图形更为复杂且耗时更久。

要诊断失效的扫描链,需要的失效数据相对较多,因为诊断同时需要链测试和一些扫描图形的数据。这对于批量诊断而言可能不太现实。值得注意的是,一些器件中可能存在一种特定的缺陷机理,不仅会导致功能性电路失效,还会导致其他器件的扫描链自身失效。因此,重点对扫描功能性失效收集数据并进行分析可能是一种比较切实可行的解决方案,而且有助于解决链失效的根本原因。

传统观点认为,诊断结果的质量取决于可用的失效数据量。实验表明,每个芯片可使用256个失效周期完成有效的扫描功能性诊断[8-9]。

所需的最小芯片数量取决于需要分析的问题类型[17]。例如,与识别隐藏的良率限制因素相比,异常分析 具有不同的要求。作为计算范例,假设某个已知的系统性特性造成了5%的良率损失。要获得具有统计显著性的样本,您可能至少需要25个具有此特性的芯片。因此需要在500个芯片(25/0.05)上收集数据。

诊断驱动的良率分析的实际应用

以下示例介绍了如何使用Tessent YieldInsight来识别系统性良率问题并选择用于失效分析的器件。此示例基于对200个晶圆(8 LOT)的1,115 个失效芯片进行Tessent Diagnosis版图感知的诊断后得出的结果。图8显示了所有失效芯片的堆叠晶圆图,它表明整个晶圆上的缺陷分布似乎是随机的。图8中的条形图表明,每个晶圆的失效芯片数量也相当随机。难点在于确定数据中是否隐藏了任何系统性问题。

Mentor18021308 图8:Tessent YieldInsight 针对所有失效芯片生成的堆叠晶圆图和每个晶圆的失效芯片。

Tessent YieldInsight 采用多种方法实现数据探索和可视化显示。在这类情况下,如果初始结果未反映出任何明显的信息,图9所示的分析信息显示板则可提供很好的入手点。Tessent YieldInsight自动对八种不同区域类型的50项失效和诊断特性执行分析。区域是数据资料的不同部分,例如芯片或不同晶圆的不同部分。

Mentor18021309 图9:Tessent YieldInsight中的分析信息显示板。

例如,该分析会自动指示晶圆中心是否存在高度集中的桥接缺陷。分析信息显示板中的颜色从白色(极低)到黄色(中等)和红色(极高),指示了存在系统性特性的概率。

在标记了多个特性的情况下,可以从名为“Suspect type: fail probability(疑点类型:失效概率)”的特性入手。此特性描述了特定缺陷类型导致失效的概率。图10所示的帕累托图表明,其中最共通的缺陷机理是,此物料中最主要的缺陷机理是开路。进行标准化处理后,1,115 个失效芯片中约有427个是由于开路缺陷所致。但这有可能只是由于临界区域所致。

Mentor18021310 图10:疑点类型的帕累托概率图。

更令人感兴趣的是,双向桥接对应的条形显示为红色。在此案例中,区域类型为径向区域(R)。红色表示晶圆的径向区域存在意外的桥接缺陷分布。

图11显示了经诊断由于双向桥接导致失效的芯片的晶圆图,它表明晶圆中间存在高度集中的失效芯片。在此案例中,晶圆图被划分成五个径向区域,每个区域半径等值递增。

Mentor18021311 图11:显示经诊断包含双向桥接缺陷的芯片的晶圆图和累积相对频率图表。中央区域为区域1。较粗的条形显示了实际分布。较细的条形显示了实际分布与预期分布之间的偏差。

图11中晶圆图右侧图表内的条形显示了五个径向区域各自的失效概率。与晶圆图自身反映的信息相似,代表最里面区域(区域1)的条形数值最高。较细的绿色条形显示了实际分布与预期分布之间的偏差。预期分布基于总体缺陷分布和双向桥接的总数量。各区域的预期数量不同是因为每个区域内的总体失效芯片数量存在一定的变化。

在我们的分析流程中,下一步是深入研究桥接缺陷的位置。在对这一子组的失效芯片进行筛选后,图12中 的帕累托图显示了五个不同金属层中经诊断包含桥接缺陷的芯片数量。

Mentor18021312 图12:显示不同层的桥接缺陷分布的帕累托图。

“route_3”中的桥接缺陷遵循的图形与我们刚刚看到的双向桥接图形相似。因此,调查应重点关注包含“route_3”中的双向桥接的器件。

为了进一步确定最适合进行PFA的器件,可以基于诊断结果缩小器件组。图13显示了选择过程,该过程选择了具有单个疑点和最高诊断分数的器件。

Mentor18021313 图13:筛选具有一种诊断症状和最高诊断分数的器件。

需要调查的芯片组现在缩小至68个芯片。这些芯片全部表现为可能存在系统性问题,并且具有明确的诊 断结果。如果对其中一个器件执行PFA,成功的机会很高。此外,结果很有可能是相关的,而非指向不相 关的随机缺陷。在Tessent YieldInsight中,可以查看包含缺陷区域的逻辑位置和物理位置的详细诊断报告,如图14所示。

Mentor18021314 图14:在Tessent YieldInsight中查看缺陷区域并生成报告。

典型分析流程的下一步是筛选出表明存在此问题的器件,然后对剩余的芯片组重复执行分析。这样就能识别多种系统性问题,并将每个问题对应的失效器件进行分离。

DFM 感知的良率分析的实际应用

在此示例中,Tessent YieldInsight被用于确定DFM相关的良率损失。此示例基于对1,200个失效芯片进行Tessent Diagnosis版图感知的诊断后得出的结果。从“结果数据库”(RDB,Calibre的交换格式)导入DFM分析结果。如图15所示,此案例中的Tessent YieldInsight信息显示板明确指示,存在与其中一个DFM规则相关的区域敏感型缺陷。

Mentor18021315 图15:Tessent YieldInsight 信息显示板指示存在DFM相关的系统良率损失。

如图16所示,规则“metal_cross_edge_route1”显示了最强的区域灵敏度。

Mentor18021316 图16:显示失效芯片数量的帕累托图,其中的芯片缺陷位置经诊断与DFM违规相关联。

图17所示的晶圆图中的芯片经诊断,包含与DFM违规“metal_cross_edge_route1”相关的缺陷。此类失效器件的区域灵敏度表明,存在与此特定DFM规则相关的系统性缺陷。

Mentor18021317 图17:器件的堆叠晶圆图,其中的器件具有经诊断与DFM违规“metalcroseeedgeroute1”相关联的缺陷。

结束语

通过将Tessent Diagnosis的高精度批量扫描诊断与Tessent YieldInsight的可视化显示和统计分析相结合,可实现有效的良率分析流程。应用基于批量扫描诊断结果(该结果结合了设计版图和失效数据)的良率分析,而不是单纯依赖制造工艺数据,可以将发现良率损失根本原因的周期时间缩短75~90%。随着设计复杂度的不断增加以及工艺技术的持续进步,RCD的统计降噪有助于减少诊断噪声,而单元感知的诊断则可检测晶体管级别的缺陷。DFM感知的良率分析为此方法提供了补充,用于分离设计相关的和流程相关的良率限制因素。

本文来自《电子工程专辑》2018年2月刊,版权所有,谢绝转载