聚焦设计阶段
3D IC 架构
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通往使用层次化器件规划和管脚区域的芯粒的智能路径
IC 封装制造的进步,兼以采用当今先进工艺节点的单片 IC 设计成本的剧增,促使大型 SoC 分解为较小裸片和芯粒的做法日渐成为行业趋势。设计复杂性的增加要求在布局规划阶段进行迭代式多物理场分析,以及优化 PPA 和成本目标的设计,从而大幅增加了项目成功所面临的障碍。尝试采用传统的封装设计解决方案,将每个器件建模为一个平面实体,这种做法不仅耗时而且还会带来不必要的延误生产的风险。
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在 3D IC 设计中建立正确的连接
无论采用何种基板或互连技术,只要使用西门子解决方案,领先的公司就可对其 2.5D 和 3D IC 设计流程充满信心。
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3D IC 异构装配的系统级连接性管理和验证
设计人员需要一种 EDA 平台,例如 Xpedition Substrate Integrator (xSI),它能聚合多基底系统的不同格式并生成一个可驱动装配验证的系统级网表。使用 Xpedition Substrate Integrator 和 Calibre 3DSTACK 的装配验证方法是一种 “以设计人员为中心” 的方法,它与芯片工艺节点和基底制造商无关。
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建立正确的连接:管理 3D-IC 中的系统级网表及其特殊连接
本文介绍了电子系统工程师在为先进封装设计中的部署用于 3D IC · 装配系统级网表驱动的 LVS 工作流程时所面临的两个主要挑战。
3D IC 设计
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利用 Deca 的 Adaptive PatterningTM 在与西门子 EDA 和 ASE 的 chiplet 集成竞争中取胜
随着业内 chiplet 集成需求变得日益普及,现行硅中介层标准的广泛采用已经无以为继。参与竞争的前沿技术包括嵌入式桥接芯片结构、后芯片 (chips-last) 扇出和前芯片 (chips-first) 扇出。Deca 的 M-SeriesTM 是一种全有机前芯片 (chips-first) 平面结构,有望提供一种全新的方法,无需复杂的结构和工艺也能实现可作为高密度互连基准的等效密度。Deca Technologies、西门子 EDA 和 ASE Group(日月光半导体制造股份有限公司)合作设计、验证、构建了一款 M-Series chiplet 测试载具并进行了分析。针对此概念验证,使用西门子 EDA 的 Xpedition 高密度先进封装 (HDAP) 技术设计了一款 10 芯片 chiplet 封装。然后使用西门子 EDA 的 Calibre 进行验证和 signoff。
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Xpedition Package Designer (xPD) 的六大竞争优势
Xpedition™ Package Designer (xPD) 软件专为新兴高密度先进封装 (HDAP) 技术的物理设计、验证和建模而打造。
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STMicroelectronics 适用于异构汽车封装设计的方法和流程
作为领先的汽车半导体供应商,STMicroelectronics 必须快速响应市场需求,持续开发和提供前沿的解决方案。
将封装设计作为系统创新的一部分,要求 STMicroelectronics 后端制造技术研发组织主动拥抱推动产品开发的关键驱动力。在汽车领域,封装设计人员需要探索全新方法,并针对 IC 封装的连接关系-数据交换(如网表),采用特定的兼具数据可靠性和灵活性的协同设计流程。
3D IC 分析
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Xpedition Package Designer:使用 HyperLynx DRC 的设计验证
内置的基于几何形状的强大 DRC 随附了多个通用 DRC 规则。可以快速编写、共享甚至加密更多规则。通过在设计期间执行基于几何形状的 DRC,规避流片驱动的工程变更单。
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通过 3Dblox 实现经简化的 3DIC 物理验证
在 3DIC 物理和电路验证领域,人们一直面临一大障碍,即用户可以独立选择需要包含到 3DIC 设计的芯粒和工艺,而这一简单的事实会带来严峻的挑战。这种选择的自由使得在任意 3DIC 设计上运行某种传统验证规则集几乎成为不可能,因为只有设计人员才知道该设计中包含的内容。西门子 EDA 的 Xpedition™ Substrate Integrator 和 Calibre® 3DSTACK 工具多年来一直提供异构封装装配验证流程,并在多种生产环境中得到了验证。随着台积电推出 3Dblox 标准语言,我们凭借与台积电的长期合作关系,得以迅速获享支持开发异构装配设计套件 (APDK) 的好处。有了标准化的数据,3DIC 设计的物理验证现在在很大程度上已实现自动化,在提供 Calibre 精度的同时,完全独立于所用的设计流程或设计工具。
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跨越鸿沟:利用 Calibre 3DSTACK 将 SoC 和封装验证结合起来
对于 FOWLP 等封装技术,封装设计和验证流程突然变得复杂很多。因为 FOWLP 制造发生在“晶圆级”,所以它与 SoC 制造流程类似,包含掩膜的生成。必须实施可靠的芯片封装设计和验证流程,以便设计人员能够确保 FOWLP 在晶圆代工厂或 OSAT 公司的可制造性。Xpedition® Enterprise 印刷电路板 (PCB) 平台提供了一个协同设计和验证平台,可将封装设计环境和 SoC 物理验证工具同时用于 FOWLP。 Calibre 3DSTACK 功能扩展了 Calibre 裸片级 sign-off 验证,可在任何工艺节点对完整的多裸片系统(包括晶圆级封装)进行 DRC 和 LVS 检查,而不会中断当前的工具流程,也不需要新的数据格式。
Press Release
西门子与 SPIL 合作为扇出型晶圆级封装打造3D 验证工作流程
为了满足市场对于高性能、低功耗、小尺寸IC的上扬需求,IC 设计的封装技术也变得日益复杂,2.5D 和 3D 配置等技术应运而生。这些技术将一个或多个具有不同功能的 IC 与增加的 I/O 和电路密度相结合,因此需要创建并查看多个装配和 LVS、连接关系、几何形状和元件间距场景。为了帮助客户轻松实施这些先进的封装技术,SPIL采用西门子的 Xpedition™ Substrate Integrator 软件和 Calibre® 3DSTACK 软件,用于其扇出系列封装技术的封装规划和 3D LVS封装装配验证。
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深入了解 HDAP LVS LVL 验证
同任何电子产品一样,HDAP 设计也需要广泛的验证,确保它们能够按预期运行,并且能够可靠地制造出足够的数量以满足市场需求。HDAP LVS/LVL 验证是一个新兴过程,而且达到“signoff 级”置信度所需的数据可能经常不太完整。但是,EDA 公司正在提供工具和流程来兼顾各种级别的数据可用性,同时继续支持 HDAP 设计人员运行有用且有价值的 HDAP LVS/LVL 流程。
White Paper
封装设计人员需要装配级 LVS 进行 HDAP 验证
Calibre 3DSTACK 工具凭借对封装文件格式的原生支持、对 HDAP 连接关系验证要求的自动分析,以及集成的装配级 DRC 和 LVS 检查,相较于传统的 SoC LVS 流程具有显著的优势。
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寄生参数提取技术
Calibre® xACT™ 解决方案为互连建模提供寄生参数提取选项,确保准确捕获先进工艺设计中非平面器件的寄生和版图相关效应,同时进行多工艺角提取以实现高效处理,准确识别 EM 电流密度违规情况,以及为 3D-IC 封装设计提供准确的提取和建模。
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适用于高密度先进封装的系统级布线后电气分析
西门子数字化工业软件提供了一种精确的自动化流程,用于生成进行仿真 / STA 所需的 HDAP 网表,使 HDAP 设计人员能够确保 HDAP 按设计运行。
White Paper
将 2.5D 3D IC 物理验证提升到更高水平
随着封装设计的发展,验证要求和挑战如影相随。设计人员在处理 2.5/3D IC 设计中的多裸片、多芯粒堆叠配置时,可以使用 Calibre 3DSTACK 物理验证检查来验证裸片对齐情况,以实现正确的连接关系和电气行为。设计团队可利用 Calibre 3DSTACK 预检模式,在调用 Calibre 3DSTACK signoff 运行之前查找并更正基本实现差错和系统性错误,从而消除不必要的调试迭代,加快整体封装验证流程。
3D IC 测试
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使用 Tessent Multi-die 在 2.5D/3D 设计中实现 DFT
对更小、更高性能和更节能的集成电路 (IC) 的需求仍在继续攀升。新一代器件越来越多地采用复杂的架构来连接 3D IC(垂直)或 2.5D(并排)裸片,从而使它们表现为真正的系统级封装 (SiP)。Tessent Multi-die 软件为与 2.5D 和 3D IC 设计关联的复杂 DFT 任务提供了全面的自动化。
Webinar
使用 Tessent Multi-die 软件在 2.5/3D 设计中实现可测试性设计 (DFT)
新一代 IC 器件的 2.5D 和 3D 设计正在变得越来越复杂。垂直放置 (3D IC) 或并排放置 (2.5D) 的裸片可能会给 IC 带来相当大的测试难度。 西门子 Tessent Multi-die 软件解决方案精简和加速了新一代 2.5D 和 3D 集成电路 (IC) 的关键可测试性设计 (DFT) 功能并可自动执行该功能。
3D IC 可靠性
确保 3D IC 半导体可靠性
3D IC 将异构先进封装技术扩展到三维空间。从设计到可制造性,3D IC 有着与 2D 相同的挑战,甚至更多。虽然远非主流,但 3D IC 的时代即将到来。随着芯粒标准化工作和支持工具的开发取得进展,3D IC 开始变得切实可行,并让更多企业(无论大小)和小批量生产的产品有利可图。在本电子书中,我们将探讨 3D IC 装配在确保可制造性和可靠性方面所面临的一些挑战。
多设计阶段
Xpedition & HyperLynx
Case study
将系统级封装概念推向未来
Chipletz 选择西门子半导体封装技 术来设计其基于 Smart Substrate 的独特先进封装
xSI/xPD/3DSTACK
Case study
更智能、更快速、更环保的 AI 与 3D IC 芯粒先进封装珠联璧合
Amkor 和 ETRI 使用西门子 EDA 解决方案来协助他们建立系统化的方法来设计基于芯粒的 AI NPU
全流程
Multi-Asset Promotion
先进 3D IC 设计流程 — 3D IC 设计解决方案
什么是 3D IC 技术? 在过去 40 年里,半导体行业在 ASIC 技术领域取得了长足的进步,实现了更优的性能。但随着摩尔定律持续接近极限,扩大器件规模变得越来越困难。缩小器件现在需要更长的时间、更高的成本,并在技术、设计、分析和制造方面提出了诸多挑战。于是,3D IC 应运而生。
其他内容
芯粒总体介绍
Blog (Article)
关于向芯粒转变的专家小组讨论
欢迎收听 Semiconductor Insiders 播客第 179 集,在本集中,西门子 EDA 先进封装解决方案总监 Tony Mastroianni、Movellus Inc. 工程副总裁 Saif Alam 和 Deca Technologies 首席技术官 Craig Bishop 将与 SemiWiki 创始人 Daniel Nenni 一起讨论芯粒和 2.5/3D 设计。在这期内容丰富的播客中,专家小组深入探讨了向芯粒的转变。详细讨论了为什么现在会出现这种趋势、谁能从中获益、生态系统管理的考虑因素、设计方法、标准的作用,以及解决与这种新型设计风格相关的风险。
芯粒设计总体介绍
Webinar
处理芯粒异构集成的工作流程
本次网络研讨会将讨论并介绍在异构集成式系统封装 (SIP) 设计类型中支持这些芯粒的设计、分析和验证所需的高层次工作流程。
芯粒设计规范标准化介绍
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用于异构集成的芯粒模型的标准化建议
将通常作为单个同构片上系统 (SoC) ASIC 芯片,分拆为未封装的分立式 ASIC 芯粒,也称为芯粒。这些芯粒通常提供在最佳芯片工艺节点中实现的特定功能。使用高速/高带宽接口将一些这类芯粒器件互连并安装到单个封装内,就能以更低的成本提供单片解决方案或实现更高的性能,同时提高良率并降低功耗,而面积仅比同构集成的先进封装略大一点点。
西门子EDA微信公众号