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未来的芯片封装工艺:SoC、先进封装和芯片集成方案

时间:2022-08-12 10:11:50 作者:半导体芯科技Si 阅读:
摩尔定律一度被认为是半导体进步的基准,但它本身正在分裂。技术扩展可以继续,在3纳米的时候获得足够的产量将是一个挑战。不过,没有任何一种技术能够阻碍继续扩大规模。真正的限制因素是成本,这促使芯片制造商寻找替代方案,如在一个先进封装中混合多个芯片,并从每个节点中获取更多。
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来源:半导体芯科技编译

在过去几十年里,摩尔定律(Moore’s Law)已被淘汰的预言不绝于耳,对于这个行业来说,这并不令人震惊。然而,令人惊讶的是,市场验证过的替代产品数量令人眼花缭乱,而且还在不断增长。其中包括各种类型的先进封装,其中一些已经在使用中,以及大量的新材料、新颖的互连方案,以及增加现有工艺节点密度的不同方法。因此,尽管几乎所有的设计或制造障碍都可以通过足够的时间、精力和投资来克服,但在大多数情况下,有多种方法可以实现相同的目标,提高性能、降低功率,在某些情况下,还可以以更低的成本实现。

“我们最近看到的趋势是,能够将最先进的技术的价值货币化的公司越来越少,”Lam Research计算产品副总裁David Fried说。“5纳米技术的客户比7纳米技术的客户少,7纳米技术的客户比10纳米技术的客户少,因为能够从开发这些新产品所需的大量资本投资中提取价值的公司数量较少。你会看到这种趋势继续下去。如果你不能利用规模化的价值,无论是实力、性能、面积还是产量,那么你就不应该规模化。这个决定必须在产品层面做出。某些产品将由他们的所有者分析固定成本和经常性成本,所有者将决定,如果你保持在7nm,而不是跳到5nm,业务方面会更好。你会看到很多公司做出这样的决定。”

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图1:摩尔定律及其实际应用。来源:Max Roser, Hannah Ritchie, CC BY 4.0via Wikimedia Commons/Wikipedia

虽然一些器件和市场将支持持续的经济规模,但目前还不清楚在单个SoC与先进封装中会完成多少。

Fried说:“公司对他们想用最先进的技术生产的产品非常挑剔。“他们使用最先进的技术制造产品中密度最高的部分,这完全是一种功能集成。即使他们无法通过访问那些先进节点获得直线数据流性能,他们也可以在相同的内存占用区中获得更多的数据流和数据路径。显然,他们已经做了计算,表明他们可以在产品层面盈利是一个优势。”

然而,每个自定义配置都有其独特的权衡。平面缩放由代工厂的工艺规则定义的。展望未来,在芯片将如何封装和使用,这些需要权衡。因此,器件可能包括在不同流程节点上开发的不同芯片或芯片,这些芯片可能会根据最终应用程序和用例以及正在处理的数据类型而有很大的差异。在AI/ML的情况下,它可以根据所需的准确性或精度水平而变化。

更糟糕的是,还需要根据封装或系统中的其他组件的可变性来理解器件。噪声会影响相邻芯片的信号完整性。机械应力会引起翘曲,并影响各种类型的互连线。清洁、抛光、剥离和蚀刻留下的纳米颗粒会破坏系统的功能。同样,组件的可用性、EDA工具的差距以及人才的短缺也会造成影响。

随着选择数量的增加,以及芯片制造商针对不同终端市场客户的需求,选择变得更加令人困惑。例如,在汽车领域,有多种可能的架构来处理安全关键数据,不同的汽车制造商通常采用独特的方法来优化各种功能。同样,云数据中心已经开发并继续完善针对其特定需求和数据类型而设计的芯片架构。在其他市场,软件功能越来越多地与专门为这些功能开发的硬件相匹配,无论是这些功能集成到一个芯片、多个芯片缝合在一起,或多个不同的芯片或芯片封装在一起。

imec高级研究员Eric Beyne表示:“某些技术对某些解决方案或某些问题有好处,但它们不会对所有问题都有好处。”“因此,对于扇入、扇出和封装内层压板系统,确实有一整套技术将会很有用。但这取决于你想解决什么问题。如果你想想手机的射频模块,它们实际上是50个组件的集合。但这些部件的连接相对较少。你无法在AI内存逻辑分区中实现同样的互连密度。”

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图2:三维互联景观。来源:imec

在这种情况下,可伸缩性只是前沿设计的众多因素之一,甚至同一封装内的数字逻辑也可能在不同的节点上开发,这取决于不同类型的数据对终端用户的重要程度。例如,AI处理(或机器学习或深度学习)数据,越来越多地包含在器件中,利用了与CPU或MCU中的传统处理元素不同的架构。人工智能芯片结果的准确性和及时性取决于数据在局部存储器之间来回移动的速度、不同处理元素的性能和数据的量——质量好的数据越多越好——以及这些芯片是被用于数据中心还是边缘设备。它可能需要进一步细化,以支持并行或异步处理,或两者兼而有之。虽然这对人工智能芯片很有效,但对于设备内的其他类型的数据或功能来说,这肯定不是一种节能的方法。

许多前进的道路

摩尔定律一度被认为是半导体进步的基准,但它本身正在分裂。技术扩展可以继续,在3纳米的时候获得足够的产量将是一个挑战。不过,没有任何一种技术能够阻碍继续扩大规模。

真正的限制因素是成本,这促使芯片制造商寻找替代方案,如在一个先进封装中混合多个芯片,并从每个节点中获取更多。这为过去讨论过的技术打开了大门,但在缩放被认为是最好的前进道路时,这些技术从未被广泛采用。

使用多光束电子束光刻技术在掩模上打印曲线形状的能力就是这样一种技术。与打印错位的多边形或方孔相比,可以打印的设备的形状要精确得多。这反过来又使现有节点的密度更高。

"即使我们有一个纯粹的'曼哈顿'设计--所以布局设计师画出这两个矩形的尖端,不管最小的设计规则是什么,即使在晶圆上有精心设计的OPC来控制光刻线,以及晶圆光刻工艺的回撤和圆角--在实际的掩模上仍然会有圆角,"西门子EDA产品开发高级总监John Sturtevant说。"有了这些多光束掩模写入器,我们可以更积极地进行OPC修正。我们可以利用这样一个事实,即如果我们知道我们将有一个弯曲的线性掩模,我们可以变得非常激进,并以掩模写入器会受到惩罚的方式利用这种弯曲度,因为没有足够的成本效益权衡。

除此之外,缩放比例开始走向垂直,因此不再以平方毫米测量芯片,而是越来越多地以立方毫米测量。这为整个供应链增加了一系列新的复杂性,从设计工具到机械应力和各种粘合技术。它还使检查和测量从材料沉积和蚀刻到新材料的一切变得更具挑战性,并要考虑到过去从未被认为是问题的运动。

就像芯片行业的大部分历史一样,扩展已被充分理解和证明的东西,总是比转向未被尝试的东西问题要小。这发生在光刻技术、晶体管结构、材料、各种制造工艺以及EDA工具上。这反过来又影响了新方法被添加和采用的速度。业内人士仍然提到过去的转变,如在130纳米节点从铝到铜的互连,或在16/14纳米从平面晶体管到鳍状FET。随着可靠性问题的增加,这类转变尤其困难,而且更加耗时和昂贵。

纵向扩展也会产生需要解决的热量挑战。即使是平面芯片上的鳍式场效应晶体管和全门控场效应晶体管(纳米片、纳米线等)也是如此,其动态功率密度可能变得非常有问题,以至于在任何时候都只能使用部分晶体管。但是,当芯片堆叠在一起时,问题就更具挑战性。

芯片之路

目前有许多类型的封装。在过去,封装除了保护电子电路不受损害外,没有什么其他作用。但封装技术本身正在变得更加个性化。日月光营销和传播总监Evelyn Lu在最近的一篇博客中指出了系统级封装的各种应用,即使在几年前,这些应用也会在PCB上的一个或多个芯片上完成。但在可听设备--助听器、蓝牙耳塞、智能手表和智能眼镜等应用中,对更小尺寸的需求要求在一个非常小的封装中集成多个芯片,而且耗电量非常小。她写道:"例如,30多个元件可以集成在一个尺寸为4毫米×8毫米,或4.55毫米×9毫米的单一芯片上,极大地减少了产品的尺寸,其整体重量也减少了1克或更多,"。

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图3助听器SiP和模块。来源:日月光半导体

这可以通过使用目前正在开发的工业标准来表征和连接的芯片来进一步加速。其目的是增加设计的灵活性,缩短上市时间,并大大减少开发电子系统所需的净增值。

"在我职业生涯的前20年里,我们主要是做单片SoC集成,""你会把所有的功能集中在一个芯片中--CPU、GPU、内存控制器。但现在人们意识到这已经达到了极限。所以你把它分成几块,我们称之为chiplets。有时你可以选择不同的技术方案,为特定功能进行优化。这仅仅是个开始。这一切都始于HPC,因为这是你目前获得最大收益的地方。但在未来,我们将需要数量,而数量通常来自消费电子产品,无论是手机还是PC。这是冰山一角,未来我们希望越来越多的产品--尤其是主流消费产品--能够从这种新的芯片集成方案中受益,无论是成本、功率,还是外形尺寸,因为这些产品应用都会转向这种方案。我们会把量提上去,但我们还没到那一步。"

提高芯片数量的关键因素之一是以一种可预测的方式来互联这些硬IP块。业界正在努力实现这一目标,其中一个是开放计算项目的ODSA,另一个是通用芯片互连快递组织。全球的政府机构也在开发他们自己的方案。

结论

未来的挑战将不是没有足够的选择来推动定制和半定制设计,或者摩尔定律正在失去动力。更大的障碍是要弄清楚,在众多可能的选择中,哪一个是最好的,或者至少对特定的应用程序和终端市场足够好。

如果以以往的经验为指导,芯片行业最终将缩小可能性的数量,以实现规模经济和缩短上市时间。这是Makimoto 's Wave的精髓,在芯片行业的大部分历史中都是如此。但是,还有更多的变数需要消化,还有更多的变数即将出现,还有一些发展中市场,这些市场要么从未存在过,要么从未如此严重地依赖先进的半导体技术。因此,芯片设计和制造可能需要更长的时间才能回归商品化。

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