数字时钟实现——华为工程师带你规范做FPGA实例之六

电子森林 2020-01-17

数字时钟逻辑挺简单的,时间发生器生成的时间,通过BIN2BCD转码,再映射到时分秒数码管对应的显示,然后送到数码管的扫描模块,最后送到74HC595输出。但是要把资源利用得高效,就需要一定的技巧。这节课作为上半部分,波波老师会按照最直接的实现逻辑给大家讲述里面的关键点。下节课,将会给大家进一步介绍资源利用的优化方法。


本次课程的工程文件,请在公众号后台发送下面问题的答案获取。


请问:在74HC595模块的代码中,为什么rck信号不与最后一比特的sck的上升沿同时发出高脉冲?







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