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引言
分析的栅极介质SiC功率MOSFET样本：
我们选择了来自日立能源的平面栅1.2 kV SiC功率MOSFET样本，其中包括高介电常数（K1、K1b、K2、K2b）和高介电常数/SiO2栅极介质（S1、S2），还有来自Wolfspeed的三款1.2 kV SiC功率MOSFET样本，它们具有SiO2栅极介质，分别来自第2代和改进的第3代技术（M1、M2、M2b），如表1所示。
K1、K1b和S1样本具有相同的芯片和单元布局，即相同的有效区域、终端区域、间距尺寸和栅极布局，它们唯一的区别在于栅极介质堆叠。K2、K2b和S2样本也是如此。所有样本具有相近的导通状态电阻，但间距尺寸不同。
我们将在接下来的章节中提供制造的高介电常数样本与SiO2参考样本以及选定的商用SiC功率MOSFET在电压/频率依赖的栅极阻抗方面的直接比较。
小信号阻抗表征
小信号阻抗测量用于提取数据手册设备特性，例如内部栅极电阻和电容-电压行为。另一方面，分裂的C-V特性表征通常用于测量反向功率MOSFET电容，即Crss。在本文中，测量栅极阻抗以评估频率和栅极偏压的内部栅极电阻，同时在不同频率下执行分裂的C-V测量以单独评估栅-漏极Cdg和栅-源极Csg电容。此外，基于分裂的Cdg和Csg测量，根据[4]中的描述，提取总导通电阻的通道Rch和漂移电阻Rdrift（= Rjfet + Repi + Rsub）组成部分。所有测量都是使用Keysight E4990A阻抗分析仪执行的，用于表1中指定的SiC功率MOSFET样本。
分裂C-V栅极特性
结果从分裂的C-V测量中，可以使用串联（Cs-Rs）或并联（Cp||Gp）等效模型提取Cdg和Csg组分，其中在系列Csg，s和Cdg，s中观察到的峰值可以与从传递特性Id-Vgs中提取的跨导gm相关联，如[4]中所述。在f = 30 kHz时测得的K1、S1、M1和M2的Csg和Cdg组分如图1所示。比较K1、S1、M1和M2 SiC功率MOSFET的Cdg，s和Csg，s，可以看出高-κ-与高-κ/SiO2和纯SiO2界面相比，在Csg，s和Cdg，s中有更高的峰值，这指出了高-κ-具有更高的跨导。此外，通过比较M1和M2，可以清楚地观察到沃尔夫速度从第2代到第3代的SiC功率MOSFET技术在gm方面的改进。
导通状态电阻组分提取：结果
由于并联电容Csg,p和Cdg,p仅携带有关MOSFET电容而不是跨导gm的信息，因此使用Csg,p和Cdg,p来评估Rch/Rdrift比率，如图2a)所示。
总漏极-源极导通状态电阻Rds,ON是从Id-Vgs测量中在Vds = 50 mV时评估的，从而允许根据Vgs的函数评估单独的Rdrift和Rch组分。图2b)显示了经过器件有效面积归一化的Rdrift和Rch结果。
首先，可以从图2b)中提取Rch和Rdrift对间距大小的依赖性，通过比较K1和K2 SiC功率MOSFETs可以看出这一点。其次，所提出的特性表征方法清楚地指出，纯高-κ栅极界面的SiC功率MOSFETs K1和K2的Rch和Rdrift要小于具有高-κ/SiO2层叠结构的S1和S2的情况。
另一个有趣的观察是，尽管M2的间距较小，但K1和M2的Rch相对可比，这可以通过(1)增加的Cox，即MOSFET gm的更高跨导，以及(2)由于更高的界面质量而提高的通道迁移率来解释。
内部栅极电阻Rgg特性表征
内部栅极电阻Rgg是作为测量的栅极阻抗Zgg的实部来提取的。K1在栅-源极电压Vgs = 0 V和15 V下测得的Rgg如图3a)所示。
通常，数据表中仅提供f = 1 MHz和Vgs = 0 V下的Rgg。但是，Rgg会受到Vgs和f的影响，并且可以区分出图3a)中突出显示的三个区域：1) 在低频下具有非常高的Rgg，随着f的增加而减小，2) 在低于几兆赫兹的中频范围内，Rgg近似恒定，3) 在高于10兆赫兹的高频范围内，Rgg减小。
区域1可以与介电体-SiC界面陷阱相关联；区域2与多晶硅栅和金属栅线的电阻相关，而区域3表示多晶硅栅布局的分布行为，在快速开关瞬变中变得占主导地位[5]。图3b)中显示的等效模型可用于描述这种行为，其中Cgg代表输入栅极电容，Rg,int代表多晶硅栅的电阻，而Gp模拟了介电“泄漏”。具有较小的Gp和较高的Cgg时，Rgg(f)的区域2在较低频率范围内延伸，而较高的Gp和较小的Cgg缩短了区域2。
由于SiC功率MOSFETs在SiC-介电体界面存在高缺陷密度，因此1 MHz处的Gp可能较高，因此1 MHz处的Rgg通常可能包括陷阱效应，因此1 MHz处的Rgg可能会误导对实际内部栅极电阻的评估。
图4a)显示了具有高-κ和高-κ/SiO2层叠结构的K1、K1b、K2、K2b、S1和S2 SiC功率MOSFET的Vgs = 0 V下测得的Rgg(f)，而图4b)呈现了商用SiC功率MOSFETs M1、M2和M2b的Rgg(f)。在≈20 MHz-100 MHz频率范围内，K1、K1b和S1 SiC功率MOSFET的Rgg(f)重叠，如图4a)所示，对应于图3中标记的区域2。
也就是说，由于K1、K1b和S1仅在介电体-半导体界面方面有所不同，测量结果确认区域2中的Rgg仅由栅极布局的多晶硅和金属电阻决定。另一方面，可以看出介电体-半导体界面的质量影响了Rgg的区域1，即界定了区域1。
内部栅极电阻Rgg与界面质量的关系
在图3b)所示的模型中，更高的界面质量导致模型中的Gp更小，然而，由于不同介电体导致的Cgg变化，很难完全区分这种影响。K1通过采用更好的沉积方法获得改进的高-κ介电体，与K1b相比，具有较小的Gp，比S1更小，这可以与降低的介电体和界面陷阱有关。
类似地，K2的Gp比K2b和S2 SiC功率MOSFET要小。此外，可以看出间距大小也影响了区域2中的等效集总Rgg。图4b)中的测量结果表明，Gp,M2和Gp,M2b小于Gp,M1，即区域2向较低频率偏移，但影响Cgg的栅极设计参数也会影响区域1。影响区域1的这两个共同作用之间的明显区别正在进一步研究中。
作为栅-源极电压Vgs函数的Rgg
接下来，Rgg被表征为栅-源极电压Vgs的函数。图5a)显示了在f = 30 kHz、100 kHz、1 MHz和10 MHz下，通过设备有效面积（mm2）归一化的Rgg,M1(Vgs - Vth)。扫描Vgs预计会揭示带隙中不同能级的陷阱对Rgg的影响。在高频率下，即10 MHz，陷阱无效，Rgg与Vgs无关，仅由栅极布局确定，如图3a)所讨论的。图5b)和图5c)分别显示了通过设备有效面积（mm2）归一化的K1、K2、S1、S2、M1和M2的Rgg(Vgs - Vth)，不带和带间距大小的比例。
高-κ样品和M2的较低峰值幅度进一步支持了这些样品具有更高界面质量和/或更高Cgg的结论。有趣的是，M1在正的Vgs - Vth范围内显示了一个峰值，表明存在更接近传导带的不同界面陷阱，这些陷阱已在最新的Wolfspeed器件中移除。
通过间距大小的比例是为了更有意义地比较不同器件，即在图5c)中，相同技术的峰值幅度是独立于单元间距的：K1-K2和S1-S2。图5d)显示了K1、S1、M1和M2的Vth滞后。
尽管在图5c)中显示了较小的Rgg(Vgs)峰值和SiO2的较小Cox，M2呈现出显著的Vth滞后，这可能导致结论，影响Rgg(Vgs)的缺陷与影响Vth滞后的缺陷不同[6]。值得注意的是，与SiO2/高-κ和纯SiO2样本相比，纯高-κ介电体显示出可忽略的滞后效应。
这项工作揭示了高-κ栅极介电体对SiC功率MOSFET的益处，并且还证明了标准的小信号阻抗测量可以扩展以获得有关器件性能和与应用相关特性的更精确信息。所提出的栅极阻抗表征可以作为一种非破坏性的调查方法，用于分析封装半导体器件的器件质量，特别关注SiC/栅极介电体界面。
本文作者：Salvatore Race，Ivana Kovacevic-Badstuebner，Roger Stark，Alexandar Tsibizov，Manuel Belanche，Yulieth Arango，Gianpaolo Romano，Lars Knoll，Ulrike Grossner
参考文献：
[1] K. Puschkarsky等人：《IEEE电子器件交易》第66卷，（2019年）第4604-4616页
[2] S. Wirths等人：2020年第32届国际功率半导体器件和集成电路研讨会（ISPSD）。
[3] S. Wirths等人：2019年第31届国际功率半导体器件和集成电路研讨会（ISPSD）。
[4] R. Stark等人：《IEEE功率电子交易》第37卷第9期（2022年）第10572-10584页
[5] S. Race等人：2022年第34届国际功率半导体器件和集成电路研讨会（ISPSD）。
[6] P. Fiorenza等人：2022年IEEE国际可靠性物理学研讨会（IRPS），第3B.3-1-3B.3-5页。
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