自动化设计运放初步构想

原创 EETOP 2024-05-19 12:45


来源:EETOP Blog  作者:hebut_wolf

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一个技术,如果不能向前发展,会面临萎缩甚至死亡。

运算放大器的设计是模拟电路设计的基础和核心,从零开始设计一个鲁棒的opamp会耗费一两周的时间,如果做大带宽或高增益,则需要一个月左右的时间。

一个较大的模拟电路系统需要多个不同规格的运算放大器,意味着在四五个月的时间内很难完成所有电路的设计和版图设计。

我认为模拟电路的设计方式需要发展,正如仿真器一直在发展。

下面是我对自动化设计运放的一些动作分解:

我将工艺分为两种,一种是90nm以上(包含90nm),另一种是65nm及以下。两者的区别是短沟道效应,由于DIBL效应减弱,finfet应被特殊对待。

不同的BSIM版本需要不同的仿真器内核来完成。

不同的运放结构第一步先作为一种模式选择,下一步,复杂结构的运放可通过自动设计迭代而被发现。

对input pair,cascode,bias,switch,logic等不同功能的管子需要增加属性以示区别,R和C应加入有无匹配对象的属性。

对每个器件的电流变化也应作为一个属性,方便自动layout。

每种结构、每种网络节点的寄生rc应该被预估,并放入前仿网表;

*****************************************************************

设计模式:  

0.选择基本结构(下一步可自动选择)

1. 判别spec(GBW、DC gain、freq-gain、noise)是否合理;

2. 选择补偿方式和补偿零点的位置;

3. 选择补偿器件参数(miller cap,ff-gm、rc-zero);

4. 计算出输入对管gm所需的id、w,选择输入对channelength和cascode channel length;

5. 选择current mirror channel length;

6. 计算cascode w;

7. 计算输出级极点和id、w;

8. 仿真模拟,调整补偿和输出级;(短沟道器件,计算改为查表)

*****************************************************************

layout设计:

  1. floorplan,优先选择正方形排布,input pair->current mirror->cascode->out stage->R-C;(mos需考虑边沿效应,增加dummy device)

  2. 连线,根据电流和阻抗约束选择W,根据net优先级选择层数;(不同种类线和最小间距需要有一个表)

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