据日经新闻报道，台积电即将完成面板级先进芯片封装（PLP）的研发，并计划在2027年左右开始小批量生产。为满足对更强大的人工智能芯片的需求，面板级先进芯片封装将使用可容纳更多半导体的方形基板而非传统的圆形基板。
台积电从2017年前后正式启动PLP技术研发，经过近十年的技术迭代和客户需求验证，计划在2027年实现量产。这一时间线既反映了半导体行业从“制程竞赛”向“封装创新”的转型趋势，也凸显了台积电通过系统性技术布局维持全球领导地位的野心。
什么是面板级先进芯片封装（PLP）？
面板级先进芯片封装（Panel-Level Packaging, PLP）是一种突破传统封装技术限制的新型半导体制造工艺。与传统基于圆形硅晶圆（Wafer）的封装方式不同，PLP采用方形或矩形基板（如玻璃或复合材料），大幅提升单位面积内可集成的芯片数量。其核心优势在于：
1. 面积利用率高：圆形晶圆在切割时存在边缘浪费，而方形面板可减少材料损耗，降低单颗芯片封装成本。
2. 规模化潜力：面板尺寸通常可达晶圆的数倍（如600mm×600mm），支持同时封装更多芯片，尤其适合需要高算力的大规模芯片（如AI芯片）。
3. 异构集成能力：通过先进布线技术，PLP可将逻辑芯片、存储芯片、传感器等不同工艺的元件集成于单一封装内，突破摩尔定律的物理极限。
台积电PLP技术的研发历程
台积电（TSMC）对面板级先进芯片封装（PLP）的研发布局可以追溯至2010年代中后期，但其正式进入技术探索和原型开发的阶段集中在2017-2020年之间。
台积电在2010年代初期已意识到传统封装技术（如Flip-Chip、Fan-Out）的局限性。随着AI、5G和高性能计算（HPC）的兴起，客户对芯片集成度、功耗和成本的要求显著提升。2010年代末，玻璃基板加工、高精度光刻等配套技术逐渐成熟，为PLP提供了可行性。 台积电在先进封装（如CoWoS、SoIC）的积累为其PLP研发提供了技术迁移基础。
英特尔、三星等竞争对手在2.5D/3D封装领域的加速布局（如英特尔的EMIB、Foveros），迫使台积电寻求差异化技术路径。2017年台积电首次公开提及“面板级封装”概念，并申请了多项与PLP相关的专利，涉及基板材料优化、超大面板加工工艺等。
2018-2020年期间，台积电进行了PLP技术的验证与原型开发。2018年台积电在技术论坛上，首次展示基于玻璃基板的面板级封装原型，验证了方形基板在良率和成本上的潜力。 2019年台积电与设备供应商（如应用材料、ASM太平洋），合作开发超大尺寸面板（600mm×600mm）的加工设备，解决传统晶圆级封装设备的尺寸限制。2020年，通过整合CoWoS和InFO技术经验，台积电提出“混合式PLP”方案，尝试将芯片、中介层（Interposer）和基板在面板层级集成。
2020年后，随着AI芯片需求的爆发，AI训练芯片的算力需求每3-4个月翻倍，传统封装无法满足芯片尺寸和功耗要求。诸如英伟达、AMD等客户对更高算力的需求推动台积电加速PLP研发。例如，英伟达H100 GPU的复杂封装需求（集成6颗HBM3存储芯片）暴露了传统封装的瓶颈，台积电便加速了PLP研发。2022年台积电在硅光子、高密度布线等领域取得突破，为PLP的微凸块（Microbump）和TSV（硅通孔）技术奠定基础。
三星在2023年宣布开发“Panel-Level Fan-Out”技术，英特尔则通过IDM 2.0战略强化先进封装能力。台积电需通过PLP巩固其代工产业链的“全栈优势”。2023年台积电宣布PLP研发进入“工程验证阶段”，重点解决面板翘曲、散热均匀性等挑战。2024年，台积电与苹果、英伟达等核心客户合作测试PLP原型，目标在2027年实现量产。在此期间，台积电获得了技术突破，采用AI驱动的缺陷检测系统，将面板级封装的良率从初期不足70%提升至90%以上。
台积电PLP技术的特点
台积电作为全球半导体代工龙头，其PLP技术的研发体现了三大核心创新：
材料与工艺革新：
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采用高精度玻璃基板替代传统有机基板，减少热膨胀系数差异导致的封装翘曲问题。
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结合极紫外光刻（EUV）与微凸块（Microbump）技术，实现更密集的芯片互联（线宽小于2μm）。
与先进封装技术协同：
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整合CoWoS（Chip-on-Wafer-on-Substrate）和InFO（Integrated Fan-Out）等现有封装经验，优化三维堆叠与信号传输效率。
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开发新型面板级扇出（Fan-Out PLP）工艺，支持多芯片异构集成。
智能化生产体系：
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引入AI驱动的缺陷检测系统，解决面板级封装因面积扩大带来的良率挑战。
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与设备商合作定制超大尺寸面板加工设备，突破传统封装设备的尺寸限制。
PLP研发对于台积电的战略意义
台积电为何押注面板级先进封装？ 台积电的PLP研发不仅是技术升级，更是其从“纯代工”向“系统级整合服务商”转型的关键：
成本控制：PLP可将先进封装成本降低15-20%，帮助客户应对AI芯片的“天价”问题（如英伟达B200芯片成本超3万美元）。
生态绑定：通过PLP技术，台积电可深度介入客户芯片设计环节，强化与英伟达、AMD、亚马逊等巨头的合作关系。
技术护城河：PLP量产需要整合材料、设备、工艺等全链条能力，短期内难以被竞争对手复制。
台积电布局PLP的深层逻辑源于市场需求、技术趋势与战略竞争三重驱动：
1. AI芯片的算力饥渴：ChatGPT等大模型推动AI芯片需求爆发，传统封装技术难以支撑万卡级超算集群的功耗与互联密度。PLP通过更大基板集成更多HBM（高带宽内存）与逻辑单元，成为必然选择。
2. 摩尔定律失效后的突围路径：随着3nm以下制程逼近物理极限，通过封装技术创新提升系统性能（如Chiplet技术）已成为行业共识。PLP为台积电提供“超越摩尔”的新增长点。
3. 对抗英特尔、三星的竞争壁垒：英特尔力推Foveros 3D封装，三星加速开发HBM-PIM技术。台积电需通过PLP巩固其在先进封装领域的领导地位，绑定英伟达、AMD等核心客户。
台积电PLP的预期与潜在客户
技术预期：
2027年量产后，PLP将首先用于AI/HPC（高性能计算）芯片，封装效率较现有技术提升30%以上，单位算力成本降低20%。长期目标是与3D IC技术深度融合，实现“万亿晶体管级”芯片系统。
核心客户群：
1. AI芯片巨头：英伟达（下一代GPU）、AMD（Instinct加速器）、谷歌（TPU）、亚马逊（Trainium）等，需通过PLP实现更高算力密度。
2. 云端与自动驾驶企业：微软、Meta的AI服务器，特斯拉/英伟达的自动驾驶芯片，依赖PLP的高集成度与散热性能。
3. 国防与航天领域：美国军方对高可靠、抗辐射芯片的需求，可能成为PLP的利基市场。
台积电PLP的量产计划标志着半导体行业从“制程竞赛”转向“封装战争”。随着AI、量子计算等技术的爆发，PLP不仅将重塑芯片制造产业链，更可能催生新一代计算架构。对于台积电而言，PLP是其巩固技术护城河、抢占未来十年市场话语权的关键落子。未来，PLP或将成为台积电对抗三星、英特尔，乃至突破“后摩尔时代”瓶颈的核心武器。
