半导体行业对小芯片Chiplet的诸多优势赞不绝口，比如更快的上市时间、更出色的性能以及更低的功耗，然而，实践表明，在定制化与标准化之间找到恰当的平衡点，远比最初预想的要困难得多。
要让商业小芯片市场真正蓬勃发展，就必须更深入地探究小芯片单独以及协同运行的机制。需要有一种统一的方式将小芯片彼此相连，并与其他各类组件相连接，对其进行表征，以便它们能够在多种设计中实现重复利用，同时还要对其进行封装与测试。最为关键的是，必须找到一种方法，能够在设计过程的起始阶段，更便捷地完成上述所有工作。虽然这与软 IP 市场存在一定的相似性，但向本质上是硬化 IP 集合的转变，需要更多的结构和热分析，涉及更多的物理学知识，并且要更深入地了解所有内容将如何进行封装以及最终的使用方式。
“每个小芯片既是一个独立的硅片，但同时也是主要系统内部的一个子系统，它是一种独特的存在，因为它与 SoC 中的子系统不同。”Cadence 的杰出工程师 Moshiko Emmer 表示，“它必须在一定程度上保持独立性。你需要单独进行流片，拿到硅片后，在将其集成到主要系统之前，至少要对其进行彻底的测试和调试，这意味着它必须具备一些独立的功能，或者拥有全部的控制功能，所以这就需要一些复杂的架构。”
目前，多晶粒组件的标准寥寥无几，其中大部分是由大型系统和高性能计算（HPC）处理器公司开发的，主要使用其内部开发的小芯片。预计这种情况将在未来几年内有所改变，但这将取决于更标准化的小芯片集成方案的普及程度，因此并非所有内容都需要从零开始开发。
“例如，若从架构标准来看，Arm 小芯片系统架构（CSA）是两个小芯片之间架构通信的一个关键因素。”Emmer 说道，“UCIe 是实现这种通信的物理接口，你可以在没有 UCIe 的情况下设计一个带有小芯片的 2.5D 和 3D 芯片。缺乏标准化的问题在于，你可以构建定制解决方案，就像大型超大规模公司正在做的那样，这为他们提供了很大的灵活性，因为他们可以做任何他们想做的事情，只要它在物理上能够连接并符合他们所定义的一些架构规范。他们可以在两个不同的小芯片之间进行通信，可以实现 3D 集成，也可以实现 2.5D 集成。如果是多个小芯片，他们还可以进行不同类型的集成。”
标准将有助于使这种方法实现民主化。“标准化能够带来规模经济效应。”他说，“可以让更多的参与者加入进来。如今，有很多公司在涉足硅片领域，与 20 年前相比，软件行业也发生了类似的情况。软件最初是由大公司驱动的，然后每个人都拥有一台电脑，就像大学里的两个兄弟会成员一样，他们在车库里发明了谷歌。但在硅片领域，你很难看到类似的情况，因为这要困难得多，你需要更多的资金。另一方面，标准化的小芯片能够让较小的参与者进入这个领域，以及那些目前尚未涉足芯片的大公司。”
小芯片还为更多的行业合作伙伴关系提供了契机。“从理论上讲，这是一个好主意，因为如果我不需要尖端的工艺技术来执行某些功能，那么我就可以在较旧的工艺技术上构建一个小芯片。”Rambus 的研究员兼杰出发明家 Steven Woo 表示，“一个例子是内存标准。DDR4 将在市场上销售 10 年，因此其速度范围是明确的，一段时间后它不会变得更快。所以，我真的不需要尖端的工艺技术来构建内存控制器和接口等。也许我可以把它放在一个小芯片上，然后将其留在一个较旧的工艺节点上。既然标准规格没有改变，我又何必再做任何事情呢？”
一个持续的挑战是如何以标准化的方式将所有内容连接在一起，这种方式几乎肯定能奏效，但又不会产生过多的开销。“这并不是说行业广泛遵守很多标准。”Woo 说，“当然，还有 BoW、UCIe 以及许多其他提案。但是，当行业最终聚集在一起并确定一两个时，这将实现一种更通用的小芯片市场。如果你是像英特尔或 AMD 这样的垂直整合公司，你可以投入任何对你有意义的东西。但如果你谈论的是小芯片市场，你必须有这些标准。”
选择要使用的标准可以影响设备的架构设计和权衡。“2D（有机衬底）和 2.5D（硅中介层/桥接器）水平小芯片连接的设计使用类似的晶粒到晶粒接口，例如 BoW 和 UCIe，以及成熟的热/机械分析工具。”Elieran 战略营销副总裁 Kevin Donnelly 表示，“然而，垂直 3D 连接的接口则完全不同，其电气结构要简单得多，但物理外形要坚固得多，并且热和机械约束极具挑战性。例如，由于上述 DRAM 堆栈的热限制，定制 HBM 的早期设计人员对缺乏在基体芯片中包含所需逻辑的能力感到沮丧。”
这为芯片设计增添了新的变化。“过去，考虑这些事情很重要，但不一定从第一天起就开始考虑。”Woo 说，“现在，这些事情从第一天起就开始了，它会影响你的封装和可用的 I/O 数量等因素，因为 I/O 已经变得更加重要。此外，我们现在一代又一代地看到，物理效应正在成为架构的关键驱动因素。因此，物理限制（如散热、功率传输、I/O 计数等）在许多方面都是对放置以及你将如何进行冷却等的物理限制。这意味着你真的必须提前考虑这些事情，否则你可能会陷入大麻烦。这并不是说该行业过去没有合作，但这导致该行业更加合作，以确保架构师预先了解两年后市场将提供什么。在技术方面，如果先进封装不是未来最重要的事情，它绝对是推动和促成行业许多积极变化的最重要因素之一。”
这特别强调了早期可行性和勘探的重要性。“过去，PCB 设计只能走过场。”Synopsys 产品管理总监 Keith Lanier 说，“在系统架构级别工作的人正在使用电子表格来完成这项工作。也许他们有 MATLAB 模型或类似的东西，他们有自己的方法从架构级别确定系统是否能正常工作。那些日子已经远去了。我们有更好的工具，能够尽早查看并拥有物理感知的功能性架构设计。关键是，即使在编写一行 RTL 之前，你也要开始查看需要应用于系统的工作负载。你需要使用你的功能架构来驱动物理架构，然后带回物理数据以尽早调整功能架构。”
小芯片的一大优势在于它们可用于使设计适应特定的用例和工作负载。但对于依赖标准化小芯片的主流应用程序，这种灵活性和定制将取决于小芯片标准的编写严格程度。
“与小芯片系统的汽车或工业实施相比，数据中心的要求不同。”Fraunhofer IIS/EAS 高效电子部门负责人 Andy Heinig 说，“汽车和工业应用不需要最节能，而数据中心需要非常非常高效。但像 BoW 和 UCIe 这样的协议效率不够。因此，如果你自己进行实施，效率可能会高得多，因为你不必要支持不需要的东西。从数据中心的角度来看，这是一个大问题。”
大型系统公司开发的小芯片旨在实现最高性能或效率，而不是与目标应用之外的设备进行互操作。但市场的其他公司通常希望小芯片能够互操作且具有成本效益，这使它们处于功率和性能劣势。
“目前，开发——尤其是在 UCIe 方面——似乎最终会以非常昂贵的 IP 告终。”Heinig 说，“他们必须支持很多模式。对于其中一些更高的通信层，如果你认为你可以在 UCIe 上使用 PCIe，那么你需要 PCIe IP，这非常昂贵。这使得整个通信 IP 非常昂贵，这就是我们目前看到的情况。我们一开始预计 die-to-die 接口会很低成本，所以每个人都可以使用它，但现在你得到的 IP 非常昂贵，这使得工业应用很难使用。在汽车领域也是如此，他们非常注重成本，并真正从成本角度研究 IP 是否符合他们的要求。”
BoW 的成本可能更低，但它缺乏 UCIe 的互操作性广度。“我们目前认为这是一个先有鸡还是先有蛋的问题。”Heinig 说，“我们需要更多的原型演示，这样我们才能弄清楚什么是真正必要的，因为这些开发中的某些是在 PowerPoint 中完成的，有一些要求有人写下了他们对未来的期望，但并不是真正从明确的应用程序角度出发。这就是我们在其他协议上看到的。它们是一步一步、一代又一代地发展起来的，只有必要的才被投入进去。在这里，我们的感觉是，所有东西都被放在了标准中，之后要整理出来是非常困难的。”
选择实验方案对小芯片而言至关重要。Ansys 产品营销总监 Marc Swinnen 指出：“UCIe 拥有适用于电路板的协议，即便小芯片间距极小，仅有 4 或 5 毫米，但若要实现高速通信，芯片间传输仍需较粗的导线。” 目前来看，UCIe 是应用最广泛的技术，不过 BoW 等其他技术也在被采用。众多 EDA 供应商正陆续推出专门针对此类设计的 UCIe 开发/实用程序套件。然而，像 NVIDIA 的 NVLink 这样的专有技术依然在小芯片生态系统的设计中扮演着关键角色。
当下的一个巨大挑战在于，如何在项目初期权衡众多因素，并制定出针对特定应用场景的优化计划。
“致力于设计这些产品的客户和用户，每天都需要进行各种权衡。”Ansys 产品管理总监 Suhail Saif 表示，“他们期望找到一个最佳平衡点：在性能和容量方面不过多妥协，同时在功耗上实现适度优化，还要确保系统的其他部分不会因功耗问题而受到影响。这一直是个持续的挑战，即便在业内，功耗优化解决方案也始终在优化不足与过度优化之间艰难地维持平衡。虽然 EDA 解决方案能够为设计团队提供大幅降低功耗的建议，但它们在分析这些优化措施对设计性能或功能的影响方面，还存在不足，因为它们主要将功耗作为一个单一指标来考量，这无疑是一个亟待解决的难题。”
小芯片的一大魅力在于其为设计团队带来的灵活性。能够在不重新设计整个多晶粒系统的情况下，轻松替换其中的某个小芯片，这对于缩短产品上市时间以及针对特定工作负载和应用场景进行优化，具有极其重要的意义。然而，目前这种灵活性主要还只掌握在少数芯片制造商手中。
“微处理器公司早已充分利用了可重用部件的灵活性。”Ansys 的 Swinnen 说道，“他们无需在不同产品间重新设计系统中的某些部分，因为这些部分的功能是相同的，只需简单替换相同的小芯片即可。这种做法在多 CPU 版本的设计中得到了广泛应用，比如从 8 核 CPU 到 12 核、24 核 CPU 的升级，只需增加相应的小芯片数量。可重用性是其中的关键，它为产品设计带来了巨大的灵活性，这也是他们所看重的。因此，人们非常关注如何确保小芯片的可重用性。无论是从一开始就进行完全定制，还是选择重复使用，都需要在两者之间做出权衡。以苹果公司为例，他们虽然拥有 Arm 许可证，但并未直接采用 Arm 预先设计好的架构版本，而是自行设计并进行了深度优化。然而，大多数人可能更适合选择由 Arm 优化过的软 IP。这始终是一个需要权衡的问题。你可以选择将设计推向极致，自行重新设计以获得最佳性能，但这样做的成本效益是否值得投入相应的时间和精力呢？或者，你是否更倾向于直接重复使用芯片，尽管这样做也会有一定的成本？”
除了性能和功耗，可靠性和安全性也是需要关注的重要问题。“从可靠性的角度来看，以 USB 接口为例。”Swinnen 说，“没有人会去自行设计 USB 接口，因为它是经过安全设计的，而且大家都知道，自行设计并验证所有可能的排列组合是非常冒险的。采用现有的成熟设计显然更安全，因为其有效性已经得到了验证。从概念上讲，小芯片市场与 IP 市场并无本质区别，只是细节更加复杂，需要考虑的问题也更多。但我认为，我们没有理由无法克服这些问题，就像我们当初成功攻克 IP 领域的难题一样。我们转向 IP 的初衷，同样适用于如今的小芯片发展。”
然而，目前仍不清楚究竟需要多少小芯片标准。“目前，这方面的讨论和开发工作正在进行中。”Swinnen 表示，“未来的小芯片标准肯定会比现在更多。除了信号接口标准外，还必须有热标准，这在以往的 IP 模块中是从未出现过的。此外，还需要机械轨道标准和厚度标准。以如今的 2.5D 堆叠为例，有些芯片比其他芯片厚，为了使散热器能够顺利连接，它们甚至需要在上面放置小型虚拟硅片来形成一个平整的表面。与常规 IP 相比，小芯片需要标准化的问题确实更多，但这只是相同原理的延伸，只是需要考虑更多的物理特性。”
下一步，在短期内，我们可以从一些容易入手的方面入手，推动小芯片方法的发展，例如安全性、测试、电源和时钟等方面。而长期来看，需要解决的问题是如何让不同的小芯片之间实现有效的相互交互。
“对于其中一些问题，我们需要让小芯片变得更加自主。”Siemens EDA 中央工程解决方案总监 Pratyush Kamal 说，“最终，小芯片与传统芯片的界限将变得模糊不清。我们通常会认为小芯片是一种需要先进封装的实体，需要与其他小芯片组合在一起。但其实，小芯片也可以位于封装之外。如今的芯片被设计为独立工作，一旦所有的机箱标准化工作完成，未来的小芯片将逐渐展现出其独特的形态。我最近重新定义了‘小芯片’的概念，它包含两个关键要素。第一，它需要与另一个小芯片之间具备更高带宽的接口，这个带宽要高于常规水平，与片上性能、片上总线的带宽相当。第二，它要么依赖于其他小芯片的资源和机箱资源，要么负责管理这些资源。这就是它最终被定义为小芯片的原因，因为即使我们实现了标准化，任务的分配和决策仍将由多个小芯片共同完成，而不是全部集中在一个芯片上，整个架构也将呈现出层次化的特点。”
这也意味着，在创建微架构时，可能需要为一些目前尚未出现、但未来可能会添加的功能预留空间。“比如，可以分配额外的寄存器空间，为未来可能出现的应用程序预留一次性可编程内存空间。”Kamal 说，“一旦进入软件层面，一切都可以灵活调整，你可以做很多事情。但在芯片制造或测试阶段，还没有软件加载。因此，在设计小芯片时，必须仔细考虑。在没有裸机模式下的软件支持的情况下，你将如何与其他小芯片进行通信？在没有任何编程的情况下，你又该如何实现这一目标？这其实是一个非常关键的问题。”
本文译自SEMIENGINEERING：Chiplet 的权衡和限制
