Qualcomm《Pseudo-CaplessLDO设计指南》解读

原创云深之无迹 2025-04-27 08:52

昨天在看 Z-Lab 的时候发现了一个来自 13 年前应用指南，高通的渠道可是把握的很严格，平时都看不到什么资料：

就是这样，是一个 LDO 的文章，感觉还是很新颖的

正常来说，一个LDO稳压器（Low Dropout Regulator）输出端必须要靠得很近放一个大电容，这样才能压住噪声、稳定电压。文章说的是不一定要在LDO芯片脚边放电容，可以把电容放到离芯片有点远的地方，主要依赖负载旁边的电容和线路特性来保障稳定性。

类目	说明
Pseudo-Capless LDO	允许输出电容离LDO本体较远，靠负载端电容和布局设计保障稳定性。
稳定性控制三要素	最大输出电流、负载电容大小、电感 (ESL)。
适用范围	仅限PMOS输出结构、最大电流≤300mA的小电流LDO。

最显而易见的就是 PCB 的设计上面，可以简化系统布局，提升灵活性。

特别是适合SoC电源管理，允许将去耦电容布置在离电源较远的芯片负载处。

看不懂？

我来解读，LDO根据应用中是否需要电压调节（Voltage Scaling），分成不同情况讨论：

场景	特性	支持Pseudo-Capless？
无电压跳变	固定电压，不变	支持
小于100mV跳变	比如动态压降（Dynamic Voltage Scaling）	支持
小于400mV跳变	较大电压变动	支持
大于400mV跳变	变化剧烈	不支持Pseudo-Capless ，必须靠近加大输出电容！

可以简单的按照这个来粗略的看支持远端布线吗？

对不进行电压调节（电压步进）的低压差线性稳压器（LDO），其可容忍的最大等效串联电感（ESL）会根据最大直流电流和负载电容列出。

100

400

以上文档中列出了针对不同负载电容、不同电压变化场景下，允许的最大线路寄生电感(ESL)。

如果超出ESL要求，必须在LDO输出端局部增加电容，不能算Pseudo-Capless。

但是大概的直观感觉是负载电容大，允许的ESL更高。反过来说负载电容小，ESL要求更严苛（线路短，寄生小）。

如何计算系统的Lumped ESL（总等效ESL）

文档提出了三种常见连接结构，并给出如何估算总ESL的方法：

案例	连接方式	ESL计算方式	注意事项
Case 1	单负载+单电容	LDO到电容的单条trace的ESL	负载电容总和必须满足要求。
Case 2	星型连接（多负载）	多条trace的ESL并联等效	容量是各负载电容并联和。
Case 3	串联负载（daisy-chain）	第一颗大电容前的trace ESL总和	如果第一颗大电容＞1uF（或0.47uF，低电流情况），则只看到第一大电容前的trace ESL。

总结一下：

大电流跳变（>400mV）不适用Pseudo-Capless！低电流、稳压或小幅度动态调节特别适合采用。

文章里面有个重要的前提是 PMOS 管才可以！

一个LDO稳压器内部一定有一个调节器件，通常是一个功率MOS管，它负责控制输出电压。

这里是共模的产品

PMOS输出型LDO，指的是：用一个PMOS管做主控输出晶体管。

PMOS源极接输入电压，漏极输出到负载。通过控制PMOS的栅极电压，调节输出。

电路结构很像是一个“上拉型”的电压控制开关。

为什么Pseudo-Capless LDO一定选PMOS？我觉得主要是：

特点	PMOS结构
快速响应	PMOS直接从高电位拉到负载，瞬态响应快，适合远端加电容。
稳定性好	PMOS本身“推”的能力强，系统不容易震荡。
简单安全	PMOS源极直接接输入电压，驱动简单，不容易烧毁。
低压差特性	适合做超低压差（Low Dropout）场景，比如输入3.3V，输出3.1V。

NMOS输出型LDO通常需要辅助电路（比如电荷泵）来把栅极拉高。稳压控制比较麻烦，对外部布局、电容要求更苛刻。而且NMOS在低压差时控制难度大，不容易稳定。

出现Pseudo-Capless这种远端去耦结构时，NMOS结构更容易震荡。

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