答题|揭秘DC-BIAS效应：电容“缩水”对电源噪声的影响

感谢各位网友的精彩回答，以下是高速先生的观点：

1，从文章的这个DC-BIAS特性来说，这个是电容在真实使用下一定会出现的固有特性，大部分的电容都在直流电压增加的情况下容值会变小，尤其是‌X7R/X5R/Y5V这个级别的电容‌，它们的高介电常数材料对偏压更敏感，因此容量随电压变化得更显著，这个是本身它的原理；

2，那回到我们熟悉的PCB领域，再复习下PCB设计对用电芯片的PDN阻抗和噪声的影响，当然在第一点上电容的DC-BIAS特性肯定是一个影响因素了，那PCB设计上的因素包括：电容种类的合理分布、电源平面的大小和层数、过孔的大小和数量，扇出走线的设计等；

目前都是为了更好的降低回路电感，使得PDN阻抗变得更小，从而降低噪声；

叠层结构，芯片电源的电容大小、数量以及布局位置、电源平面的大小等。

叠层架构，电源层地层的排布
电容的选型数量布局
电源的回流路径
需要注意，同容值下不同厂家的电容的参数区别是有的。 

1、芯片电源去耦电容的大小，数量，排布。2、电源线宽，平面大小。3、电源和地之间的回流路径。

影响因素：
1、叠层。地平面和电源平面应紧邻，且二者层间距要小。
2、层间介质。地平面和电源平面之间的介质材料也会影响平面电容。
3、电容的布置和安装。去耦电容的布置、电容迹线、过孔等尽可能减少ESL。
4、电容的类型、数量和容值。考虑高低频去耦（大小电容），考虑芯片电流总量和变化率，考虑ESL和ESR，考虑电容的串联谐振和并联谐振。 

具体的说就是电源平面的位置，去耦电容的位置，数量，芯片fanout   via的孔径等等因素影响。实质就是整个电源网络的等效串联电感。

@ Joey

1.电容的容值，数量，位置和谐振频率
2.PCB的叠层结构，包括电源平面和回流路径设计
3.过孔数量等 

@ Ku

1电源路径的布线长度、宽度和过孔数量。
2去耦电容的选择、放置位置和数量。
3电源层和地层的分布与完整性.
4板材特性和相邻信号线的串扰。  

@ 孙伟

滤波电容的容值，扇出方式，谐振频率，封装，放置的位置等都会影响其滤波效果，同时PCB上的电源和地平面的耦合，电容的扇出走线长度，宽度，过孔的大小都会有影响。

@ Alan

除了去耦电容的大小、容值和位置之外，电源平面面积、厚度、层数，还有跟地平面之间的耦合程度都有影响

@ ＃％￥&×-@？

影响PDN阻抗因素应该有如下几点:
1，层叠结构。电源一般讲大平面，此时电源平面和地平面的距离是直接影响平面电容的，从而导致阻抗差异。
2，去耦电容选择和布局。去耦电容类型和数量选择关乎电源噪声优化质量。空间布局产生的esr和esl，也影响用电芯片的噪声去耦。
3，电流回流设计，这个从两方面讲:一个是平面完整性，电源跨分割同样会导致阻抗变化，另一个就是上面电容布局，也会影响回路面积。
4，材料影响。材料dk和df同样影响pdn阻抗
5，温度。温度影响esr，也会导致pdn变化。 

@ Trunktren

电源平面的完整性、去耦电容的配置（包括电容数量、容值搭配、位置等）、电源走线的宽度和长度、过孔数量、电源和地的回流路径等。

@ 杰文

影响pdn性能的因素有：

1.pcb电源平面的宽度，影响谐振频率，IRdrop的性能
2.电容的位置，容值，谐振频率影响pdn的纹波，目标阻抗  

@ 欧阳

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