启明会议
近年来，随着晶体管集成密度的不断提升，先进制程下晶体管的集成密度已经逐步逼近物理极限，3nm及以下工艺节点每一代性能实质提升相对有限，而每一代工艺的提升所需投入的前期研发费用陡增，带来的是芯片研发成本的快速提升。因此，“摩尔定律”已经逐步放缓，大额前期投入换来有限的性能提升无法支撑大规模量产。
为了实现系统效率最大化，芯片绕不开PPA(性能、功耗、面积)的评价体系。不管是延续摩尔定律还是超越摩尔定律，最终的落脚点仍是在有限的空间中实现更强的性能和更低的功耗。
而先进封装是超越摩尔定律方向中一条重要赛道。根据Yole预测，2025年全球先进封装市场营收约为569亿美元，同比增长9.6%，未来三年复合增速超10%。先进封装技术俨然已成为芯片效能提升的关键，是全球半导体企业的必争之地。
那么，作为先进封装其较之传统封装的区别与优势又是什么？
传统封装技术本身对芯片的功能并不会产生实质变化。封装主要起到三个功能：1）保护：保护封装内的芯片，防止其受到灰尘、水汽等的破坏；2）嵌套：通过对芯片进行封装放大物理尺寸，便于安装到后续PCB板级别的系统上；3）连接：通过封装对IO口进行定义和布置，实现芯片与外界的通讯。
与传统封装相比，先进封装能提供更好的兼容性和更高的连接密度，使得系统集成度的提高不再局限于同一颗芯片，给芯片的功能拓展增加了可能性。1）功能密度的提升：先进封装在功能相同的情况下，可以减少空间占用；2）缩短互连长度：传统封装中，引线穿过外壳和引脚需要数10mm甚至更长，延时和功耗都比较可观，先进封装将互联长度从毫米级缩短至微米级，使得性能和功耗都得以提升；3）实现系统重构：电子系统的构建亦可以在芯片级基板级进行，在封装内部即可实现所谓系统级封装。
总得来看，先进封装发展趋势是小型化、高集成度，历经直插型封装、表面贴装、面积阵列封装、2.5D/3D封装和异构集成四个发展阶段。
目前，典型先进封装技术包括：
1）倒片封装(Flip-Chip)：芯片倒置，舍弃金属引线，利用凸块连接；
2）晶圆级封装(WLP）：在晶圆上进行整体封装，成本更低，关键工艺为重新布线(RDL)；
3）系统级封装(SiP)：将多个子芯片异构集成，缩短开发时间、提高良率；
4）2.5D/3D封装：2.5D封装中芯片位于硅中介层上，3D封装舍弃中介层，进行多芯片堆叠，在基板上方有穿过芯片的硅通孔(TSV)；
5）Chiplet：多颗具有单一特定功能的小芯粒异构组装，具备成本优势。
根据互连方式和集成维度的不同，每类技术都有其独特优势与适用场景。
01
倒装封装（Flip-Chip）
倒装芯片(Flip-Chip)作为先进封装的基础技术，通过将芯片颠倒封装在基板上，芯片与外部系统主要通过焊球或凸块(Bumping)实现链接， 封装更为紧凑。
来源：网络
与传统引线键合相比，Flip-Chip技术缩短互连长度，降低RC延迟，提高I/O密度并增强散热能力。铜柱凸块技术进一步支持更细间距应用，适应高密度互连需求。根据Yole预测，Flip-Chip市场产值已达250亿美元，在智能手机、LED和CMOS图像传感器领域广泛应用。
倒装芯片可以算得上半个先进封装，一只脚踩在先进封装的门里，一只在门外，算是传统封装与先进封装的过渡产物。与当今的2.5D/3D封装相比，倒装芯片仍是2D封装，并不能垂直堆叠，但是与引线键合相比又具有极大的优势。
02
晶圆级封装（WLP）
晶圆级封装与传统封装不同点在于切割晶圆与封装的先后顺序。传统封装工艺步骤中，封装要在裸片切割分片后进行，而晶圆级封装是先进行封装再切割。晶圆级封装能明显缩小芯片封装后的大小，契合了消费类移动设备，尤其是手机，对于内部高密度空间的需求；此外还能提升了数据传输的速度与稳定性。
来源：网络
晶圆级封装可分为扇入型晶圆级封装(Fan-In WLP)和扇出型晶圆级封装(Fan-Out WLP)两大类：
来源：网络
● 扇入型晶圆级封装(FIWLP/WLCSP)：
直接在晶圆上完成封装工序，切割后每个芯片尺寸与裸片相同。这种技术省去了基板材料和导线连接，大幅降低封装厚度，特别适用于对尺寸敏感的消费电子产品。其核心优势在于成本效益和工艺简化，广泛应用于模拟芯片、电源管理IC和CMOS图像传感器等领域。
● 扇出型晶圆级封装(FOWLP)：
通过将切割后的裸芯片重新布局到人工重构晶圆上，实现I/O触点扩展至芯片实体之外。这种技术突破了芯片面积的限制，可支持更高引脚数量和更强散热能力。苹果自iPhone 7开始采用台积电InFO技术封装A系列处理器，推动智能手机向更薄机身、更强性能发展。FOWLP技术已从移动处理器扩展至AI加速器等高性能场景。
另外值得注意的是，FOPLP扇出型面板级封装备受青睐，大厂正积极布局。FOPLP可以理解为扇出晶圆级封装(FOWLP)的延伸，是在多晶粒集成的需求，加上进一步降低生产成本的考量下，所衍生而出的封装技术。（相关推文：巨头抢攻FOPLP，先进封装又一风口？文中有作详细说明，可点击蓝字查看）
数据显示，全球WLP市场预计以年复合增长率超15%的速度扩张，其中FOPLP细分领域增速最快（约32.5%），到2028年规模达2.21亿美元。台积电、三星、日月光等头部企业加速布局FOPLP，争夺先进封装主导权。
同时，国内市场正快速崛起，受益于政策支持（如国家集成电路产业基金）和本土企业技术突破（如长电科技、通富微电），中国WLP市场增速领先全球，预计到2030年占全球份额进一步提升。
从应用领域来看，消费电子主导市场，WLP在手机、可穿戴设备中的CMOS图像传感器、无线连接模块等领域仍是主流应用，例如苹果A系列芯片采用台积电InFO封装技术。
03
系统级封装（SiP），市场需求持续扩容
自苹果第一次公开宣布在iwatch智能手表中采用SiP封装技术，SiP就备受关注，被认为是拯救摩尔定律的关键技术之一。
SiP也可与SoC(system on chip，片上系统)芯片相对应，SiP与SoC的本质区别在于功能分块的实现方式不同。SoC芯片是从设计角度出发，将系统所需的功能区高度集中到一颗芯片上，功能的实现通过IP核实现；而SiP是从封装的角度出发实现功能分区和系统集成。
来源：长电科技
SiP是将多个具有不同功能的芯片(如处理器、存储器、射频芯片)及被动元件集成到单一封装内，形成一个系统或者子系统。按照芯片组装方式的不同，SiP可以分为2D、2.5D、3D结构。
SiP技术简史，来源：网络
简言之，随着封装技术、工艺的发展，SiP发展至今更多是一个系统级的概念，不是某项具体工艺， 而是通过并行或堆叠的方式将多种不同功能的芯片一起进行封装的解决方案，其具体实现方式有多种。
从连接方式上看，倒装、扇出型和嵌入式（Embedded Die）是实现SiP的三条常见技术路线。SiP能够很好兼顾性能与空间，具有较高灵活性。SiP可以实现终端电子产品的轻薄短小、多功能、低功耗等特性要求。
以Apple Watch S4为例，据了解，SiP技术使其封装面积从94.6mm²减小37%至59.94mm²。因此，SiP在消费电子、可穿戴设备等轻巧型产品中大量应用。从市场情况上看，SiP主要应用在消费电子、无线通讯、汽车电子等领域。
不过，近年来，随着SiP模块成本的降低、效率的提升、以及制造流程趋于成熟，采用这种封装方式的应用领域逐渐渗透拓展至工业控制、云计算、医疗电子等诸多新兴领域。
可见，系统级封装技术逐渐成为电子技术发展的前沿热点，市场需求持续扩容，预计2024年，全球SiP市场规模将达到约375亿美元左右。从2023年至2028年间，年复合增长率（CAGR）预计维持在8%-10%之间。
目前国内SiP行业正处于市场成长期，数据显示，2023年国内SiP行业市场规模为371.2亿元，预计2024年国内SiP行业市场规模将增长至450亿元。目前国内SiP行业厂商主要分布在山东、江苏、上海、浙江、甘肃等地，主要企业包括歌尔股份、环旭电子、长电科技、通富微电、华天科技、甬矽电子、晶方科技等。其中，日月光的高整合度SiP方案已应用于5G通信模块，实现射频前端的高度集成。
04
2.5D/3D封装，突破瓶颈的关键
上文提到，按照芯片组装方式的不同，SiP可以分为2D、2.5D、3D结构，其中，2.5D和3D封装是对芯片进行堆叠封装，具体来看：
2.5D/3D封装技术示意图，来源：网络
● 2.5D封装——横向封装：
2.5D封装是通过引入硅中介层(Interposer)，在这上面进行电路设计(也就是RDL)，从而实现两个芯片(例如内存和CPU、GPU等逻辑芯片)的共同封装，这属于横向封装。这种技术解决了多芯片协同中的信号延迟和带宽限制问题，尤其适合高性能计算场景。台积电CoWoS技术是典型代表，通过硅中介层集成了GPU与HBM高带宽内存，成为NVIDIA、AMD等AI加速卡的标准封装方案。
现阶段，全球2.5D封装市场布局企业主要有，中国台湾台积电、美国格芯、美国安靠、韩国三星、美国英特尔等，既有IDM厂商，也有晶圆代工厂，推出的2.5D封装技术有英特尔EMIB技术、三星I-CubeI-Cube技术、台积电CoWoS技术等。中国大陆市场中，2.5D封装布局企业主要有盛合晶微、甬矽半导体、通富微电、长电科技、紫光国微、华天科技等。
● 3D封装——纵向封装：
3D封装是进一步引入了TSV(硅通孔)技术，在芯片上刻蚀垂直通孔，并填充金属，以此来完成多个晶粒的上下堆叠封装，这属于纵向封装。这种技术大幅缩短了芯片间通信距离，显著降低功耗并提升数据传输效率。
3D封装在存储器和异构集成领域具有革命性意义。主要布局企业有：台积电(SoIC技术)、英特尔(Foveros技术)、三星(X-Cube技术)、华天科技(3D-eSinC技术)等。其中，三星开发的12层3D-TSV技术可垂直堆叠12个DRAM芯片，通过60,000个TSV实现互连，每层厚度仅相当于头发丝的1/20。
两种工艺的区别是，2.5D依赖中介层实现横向高密度互连，而3D通过TSV直接垂直堆叠芯片，无需中介层。3D封装在互连密度和延迟上优于2.5D，但面临更高的热管理和工艺挑战。
来源：网络
在实际应用中，通常会同时采用2.5D和3D封装。例如，有1个或多个计算芯片，搭配HBM堆栈。这种封装，有时候也称为3.5D封装。RDL是水平面“挖沟”，TSV是垂直面“挖井”。这两项技术，是实现立体堆叠的前提条件。
05
Chiplet技术，使复杂芯片系统的设计大众化
Chiplet概念最早出现于2015年，其实现原理与搭积木类似，按照不同的计算单元或功能单元对系统芯片进行分解，每个单元以最适合的工艺制程进行制造，再将这些模块化的芯粒互联起来，通过先进封装技术，将不同功能、不同工艺制造的芯粒封装成一个与原先传统方案等效的系统芯片，以实现一种新形式的IP复用。
SoC(system on chip，片上系统)，是围绕CPU，将各种功能模块比如CPU、存储器、接口这些通通集成在一个芯片上，做成一个大芯片。
Chiplet结构示意图，来源：网络
而Chiplet，与SoC反其道而行之，Chiplet即小芯片之意，指在晶圆端将原本一颗“大”芯片拆解成几个“小”芯片，因单个拆解后的“小”芯片在功能上是不完整的，需通过封装，重新将各个“小”芯片组合起来，功能上还原原来“大”芯片的功能。
表面上看，似乎只是制造工序的区别，其实Chiplet与SoC本质的不同是“异构异质”。异构集成，指的是可以将不同工艺的芯片集成到一起。Chiplet可以将一颗大芯片拆解设计成几颗与之有相同制程的小芯片，也可以将其拆解成设计成几颗拥有不同制程的小芯片。
这种技术主要用于解决摩尔定律放缓和高成本问题，同时提高芯片的性能和可靠性。它的主要分类为：
2.5D Chiplet：中介层中的TSV通常被称为2.5D TSV。
3D Chiplet：和2.5D是通过中阶层进行高密度互连不同，3D是指芯片通过TSV进行直接高密度互连。
异质Chiplet：将Silicon、GaN、SiC、InP生产加工的Chiplet通过异质集成技术封装到一起，形成不同材料的半导体在同一款封装内协调工作的场景。
异构Chiplet：将7nm、10nm、28nm、45nm的Chiplet通过异构集成技术封装在一起
Chiplet显著优势主要在于大幅度提升良品率、降低设计的复杂度和设计成本、落后制程弯道超车。
参考2020年Marvell在investor presentation披露的信息，自22nm节点后引入FinFET以来，每千门的成本不降反升：28nm节点的每千门成本为1.28美元、10nm节点的每千门成本为1.45美元、7nm节点的每千门成本为1.52美元。晶圆厂的报价也随着工艺节点的缩小而快速攀升。以台积电为例，每片12吋晶圆的价格已经从28nm制程时的3000美元飙升至5nm制程的16,000美元，翻了4倍有余。
除了高昂的流片费用以外，节节攀升的芯片设计费用也是不可忽视的重要因素：一颗22nm制程的高性能SoC芯片的设计费用约为7030万美元，而在5nm制程一颗高性能SoC的设计费用将飙升至5.42亿美元。
而这正是Chiplet被大家关注的原因，Chiplet的真正潜力在于使复杂芯片系统的设计大众化。现阶段，国内外相关布局企业有台积电、安靠科技、长电科技、通富微电、华天科技等。
据Omdia报告，Chiplet芯片市场规模将由2024的58亿美元增长至2035年约570亿美元，长远来看基于Chiplet技术的芯片市场约占整体市场份额的约10%。
目前头部芯片公司都在发展Chiplet技术及相关产品，如2024 年英特尔发布的Gaudi3、英伟达发布的Blackwell 200，以及2023年AMD发布的MI300X、 亚马逊云发布的Graviton 4等。而在国内，采用Chiplet架构设计的典型芯片有华为昇腾910和中科寒武纪科技股份有限公司的思元370等。
来源：公开信息
