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在同步降压稳压中采用PowerPhase MOSFET

时间:2016-06-20 作者:安森美半导体 阅读:
大多数稳压器仍正采用分立方案,如SO8-FL 5 x 6 mm 2 封装。随着硅技术和封装的进步,MOSFET可实现少于10 ns的开关切换,相当于超过1 A/ns的di/dt。新的PowerPhase封装通过最大限度地减小封装寄生电感实现更快开关。而采用SO8-FL的旧方案的能效较新的集成封装低,布板要求不是那么严格,开关频率受限于封装寄生电感。本应用注释指出一些功率MOSFET在现代高功率密度稳压器中的应用问题。将谈到以下主题:

封装架构TIMEETC-电子工程专辑

• SO8−FL 对比 PowerPhaseTIMEETC-电子工程专辑

PowerPhase 建议
• 放置去耦电容TIMEETC-电子工程专辑

• 布板TIMEETC-电子工程专辑

• 探测TIMEETC-电子工程专辑

PowerPhase 应用问题TIMEETC-电子工程专辑

• 相位节点过冲TIMEETC-电子工程专辑

• 低边关态门极反弹TIMEETC-电子工程专辑

• 高边开尔文连接TIMEETC-电子工程专辑

• 低边门极电阻TIMEETC-电子工程专辑

• 不同高边驱动连接TIMEETC-电子工程专辑

封装

SO8-FL和PowerPhase封装的架构差异

SO8-FL和PowerPhase封装为5 x 6 mm2。传统的SO8-FL封装有MOSFET漏极连接附着在引线框架,源极夹邦定(图1)。PowerPhase是在半桥配置中的双裸片器件。低边裸片与源极倒装,附着在引线框架,高边裸片有开尔文源连接(图2)。 TIMEETC-电子工程专辑

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图1. SO-8FL封装每层

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图2. PowerPhase封装每层

在同步降压转换器中,两个MOSFET器件形成一个半桥配置。SO-8FL方案(图3)有最小1 nH的总封装电感,来自两个互连的夹寄生电感。PowerPhase方案的电感减半(图4)。PowerPhase还通过利用高边开尔文连接绕过驱动回路中的夹电感减少开关时间。TIMEETC-电子工程专辑

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图3. SO-8FL 寄生电感

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图4. PowerPhase 寄生电感

建议

输入放置去耦电容

由于开尔文连接,漏极电流转换速度di/dt增加。相位节点电压过冲可能非常严重。在高边开关转换过程中,电流由去耦电容提供。寄生电源回路电感和低边输出电容(图5)形成谐振电路,引起相位节点振荡和功率损耗。电源回路是高电流di/dt路径(图6)。总功率回路电感由封装和输入去耦电容之间的布局电感形成。减少振荡能耗的一种方法,需要最大限度地减小化电源回路电感。TIMEETC-电子工程专辑

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图5. 高di/dt电源回路

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高di/dt转换
图6. 高边和低边开关和相位节点电压

由于PowerPhase的输入电压引脚和接地引脚接近,可通过将去耦电容置于引脚4旁实现最小的电源回路电感(图7的PL1)。下一个最佳位置将是直接置于下面(图7的PL3)或与PowerPhase成一直线(图7的PL2)。两种布局都利用了PCB内层用作消除磁场。对于典型的4层40 mil板厚,第二层作为接地平面,电源回路电感位置PL1约1.3 nH,包括封装。位置PL2和PL3约1.4 nH。TIMEETC-电子工程专辑

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图7. 不同的输入去耦电容位置和电源回路

建议的PowerPhase布局

建议的布局如图8所示,将高电流路径从信号路径分离。图9中,红色阴影的高电流路径产生来自寄生电感的感应噪声电压。通过将输入去耦电容和门极信号对称放置,其干扰可最小化。如果可能,将驱动IC置于接近G2 引脚处以最小化低边门极反弹。热通孔置于封装下面时在降低结温方面是最有效的。重要的布局规则总结:
• 最大限度地减少电源回路面积
• 放置输入去耦电容
• 采用 S1 引脚作为高边驱动折返
• 热通孔在所占空间以下
• 最小化控制器信号和电源回路叠加TIMEETC-电子工程专辑

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图8. 建议的PowerPhase布局

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图9. 分开高电源回路(红色)和信号回路(灰色)

探测

低电感探测技术需要用作评估过压风险。在图10a中,红星表示测量VGS和VDS的建议的探头位置。在探测中一个常见的错误是引用错误的接地点(黑点)。例如,引用所有探测到输入电容接地将增加L LPCB•di/dt噪声到测量中。 TIMEETC-电子工程专辑

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图10. (a)建议的探测位置(红星)和错误的VGS探测位置(黑点),(b)各自的波形

两个低边门极波形VGS,以不同的接地参考捕获。在最初的门极反弹有较大不同(图10b)。采用正确的PowerPhase VGS探测,最初的门极反弹LGATE由于板电感di/dt为负。LGATE2波形是失真的VGS,有寄生源电感噪声。LGATE2波形类似于具有源夹电感的封装。布线产生的高门极电感将最大限度地减小初始负门极反弹。TIMEETC-电子工程专辑

应用问题

快速开关PowerPhase封装需要最佳的布板法。在集成分立MOSFET的多相稳压器中,空间和方向受限产生不那么理想的布板设计。TIMEETC-电子工程专辑

相位节点过冲

相位节点电压不应超过低边MOSFET的漏源击穿电压。探测相位节点电压应尽可能靠近低边漏源极(参见图10a)。相位节点振荡是由总电源回路电感和低边输出电感形成的谐振回路中的低边反向恢复电流引起的(图11)。可添加减振器或高边升压电阻以减小相位节点过冲。TIMEETC-电子工程专辑

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图11. 相位节点过冲TIMEETC-电子工程专辑

低边关态门极反弹

有两种情况会引起门极反弹。由于相位节点dv/dt,电流由CGD注入和由于源电感di/dt引起的谐振回路振荡。在高边导通过程中,振荡相位节点电压引起低边MOSFET的CGD的dv/dt,电流流经CGD并在门极电阻和CGS间分开(图12a)。dv/dt最坏的情况是大门极电阻产生大部分CGD电流以向CGS充电。dv/dt产生的感应门极电压如下所示:TIMEETC-电子工程专辑

mosfet01TIMEETC-电子工程专辑

低边源、板电感和门极电容CGS,形成了谐振回路,反向恢复电流产生另一门极反弹(图12b)。寄生电感的第一个正峰值电压引起低边门极源电压负值更大(图11)。接下来的负峰值电压引起低边门极源电压为正,可能导通低边MOSFET。在最坏的情况下,di/dt的小Rg条件,能量在源极LS和板电感LPCB,振荡和传输能量在CGS之间,具有小的阻尼。长的门极布线(高门极电感LG)产生较低频率的额外的门极振荡。
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图12. 低边(a)Cdv/dt感应的门极反弹和(b) Ldi/dt感应的门极反弹

S1引脚 – 高边开尔文连接

对于高边MOSFET,专用的门极驱动器折返引脚(S1引脚)增加开关速度(图13)和能效。在分立方案中,需要这开尔文源实施以实现最高能效。这些低电感封装极大地增加di/dt转换。开关速度更快但不对布线进行改进会增加电压过冲和可能击穿的风险。TIMEETC-电子工程专辑

mosfet13TIMEETC-电子工程专辑

图13. 采用和不采用开尔文连接的S1引脚的波形比较

添加1_低边门极电阻

由于高边开尔文连接,非常快的开关切换可能引起击穿。随着速度的增加和MOSFET电容的减小,同步MOSFET很容易受到高di/dt的噪声注入的影响。可添加小的低边门极电阻以增加低边MOSFET门极驱动回路的阻尼。这额外的小门极电阻对同步低边MOSFET的开关损耗产生的影响很小,但大幅增加di/dt抗击穿能力(图14)。在多相控制器中采用分立的MOSFET,门极布线电感LG,板电感LPCB是不可避免的(图15)。在高边MOSFET导通过程中,漏电流di/dt将产生门极反弹,以驱动器IC接地参考。最坏的门极反弹将发生在相位离驱动器IC最远的情况下。可通过增加总门极阻抗RG来增加接地反弹信号滤波。这添加的低边门极阻抗增加多相布板容限。TIMEETC-电子工程专辑

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图14. 不同门极电阻的低边门极反弹

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图15. 三相稳压器布板中的高边导通接地反弹

不同的高边驱动器连接

有两个相位节点连接,S1和SW,在PowerPhase封装中可提供。S1和SW引脚在内部通过金属夹连接。虽然夹电阻仅0.3 mΩ,其电感为0.5 nH。在导通和关断转换的过程中,漏电流di/dt(>1 A/ns)可在夹上感应几伏电压。这感应电压减缓开关转换,导致能效降低,但产生一个较小幅度的相位节点振荡。这常见于用户为优先考虑布线易用性,通过从SW引脚连接高边驱动器信号。可能有4种不同的高边驱动器连接,如图16所示。它们对性能的影响总结于表1。在图16中,高边驱动器导通路径由绿色条纹区域显示,关断路径由红色阴影区域显示。图16a中推荐的高边驱动器连接绕过内部夹阻抗。TIMEETC-电子工程专辑

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图16. 不同的高边驱动器连接

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表1. 图16中不同的高边驱动器连接影响
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