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嵌入式FPGA IP会为SoC 设计带来哪些改变?

时间:2016-11-14 作者:Junko Yoshida 阅读:
嵌入式FPGA将不再是梦想。根据Achronix,未来,芯片设计者只要简单地将线对线互连加进其SoC设计即可。
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Achronix Semiconductor营销副总裁Steve Mensor表示,这款被称为Speedcore的嵌入式FPGA (eFPGA) IP产品目前已经就绪且正出货中。尽管并未透露出货数字以及客户名称,该公司表示这款产品现在已经提供给客户使用了。1UfEETC-电子工程专辑

Speedcore象征着该公司首次进军IP业务。Achronix自2013年以来一直在生产其旗舰级FPGA产品——Speedster 22i。因此,对于Achronix来说,这是一条漫长的道路,因为该公司在4年以前才首次宣布开发eFPGA IP的计划。1UfEETC-电子工程专辑

尽管如此,Achronix在此看到了一线曙光,预计今年可望首次盈利,营收上看1,200万美元。根据Mensor表示,该公司预计其销售额将在2017年成长超过4,000万美元,进一步使eFPGA IP业务成为带动Achronix成长的“重要驱动力”。1UfEETC-电子工程专辑

设计工具

Speedcore采用与Achronix Speedster 22i FPGA相同的高性能架构。专为运算和网络加速应用而设计的Speedcore eFPGA IP将整合至其他公司的ASIC,应用于数据中心、无线基础设施和网络设备。1UfEETC-电子工程专辑

Mensor认为,eFPGA的最大优势在于其设计工具。多年来,Achronix了解到客户需要更好的设计工具,为其带来优质的结果、简单易用性以及第三方整合,而这些特点都是“Achronix CAD环境”(ACE)所能提供的一部份。1UfEETC-电子工程专辑

为了成为系统的一部份,eFPGA IP必须具备易于整合于SoC的功能设计。Achronix提供了可让客户直接整合于其SoC的GDS II版Speedcore IP,以及可让客户用于设计、验证与编程Speedcore eFPGA功能的ACE工具客制版。1UfEETC-电子工程专辑

CPU投片?

整个电子产业都知道FPGA极其热门。只要看看微软(Microsoft)的Project Catapult就知道了。1UfEETC-电子工程专辑

微软解释,这项计划是专为“加速微软在网络、安全、云端服务和人工智能(AI)等方面的超级运算基础”而打造的,并作为其于“后CPU”(post-CPU)的各种技术——包括GPU、FPGA与ASIC的最大睹注。1UfEETC-电子工程专辑

微软这项Project Catapult的关键就在于Altera Stratix V D5 FPGA。Mensor强调,整个电子产业普遍存在的看法是,微软的计划促成了英特尔(Intel)决定收购Altera。1UfEETC-电子工程专辑

藉由AlphaGo,Googler的客制Tensor处理器单元也激励了许多工程师,促使他们开始考虑从ASIC到GPU和DSP的一切。Mensor解释说,他们正在寻找能够更有效率处理“加速非结构性搜寻、机器学习与人工智能”的技术。1UfEETC-电子工程专辑

Achronix在其中看到了机会。
20161108 Achronix NT31P3
FPGA应用领域以及成长阶段 (来源:Achronix)1UfEETC-电子工程专辑

FPGA从1990年代中期作为“胶合芯片”(glue chip)开始流行于市场上,如今正重新定义其价值,成为CPU的协同处理器。在这个角色上,FPGA可加速加密/解密、压缩/解压缩,或甚至是预处理资料封包,以便只让有关的共享资料可被传送与进行处理。1UfEETC-电子工程专辑

当进行非结构化搜寻时,FPGA的平行环境经证实是十分有效的。例如,相较于专为划分功能成为较小部份以及依顺序作业而设计的CPU而言,FPGA能以平行方式,在单一频率周期完成整个任务。1UfEETC-电子工程专辑

当无线基础设施必须涵盖多个地理区时,FPGA是可编程数位前端和地理区客制化的一张备用王牌。1UfEETC-电子工程专辑

在芯片之间布线

尽管在SoC中嵌入FPGA总能为设计者带来不错的设计想法,但对于FPGA供应商而言,要实现这个愿望并不容易。1UfEETC-电子工程专辑

“在不同芯片之间布线是非常困难的,”Mensor说。成功整合eFPGA IP的关键在于尽可能降低延迟并提高吞吐量。该公司强调,Achronix最先提供了具有嵌入式系统级IP的高密度FPGA。1UfEETC-电子工程专辑

对于“希望将ASIC设计的所有效率以及eFPGA可编程硬件加速器的灵活性结合于同一芯片”的公司,Achronix为其提供相同的eFPGA技术。1UfEETC-电子工程专辑

而对于IP供货商而言,整合极具挑战之处在于客户对于特定应用所要求的优化芯片尺寸、功耗与资源分配总有不同的想法与方法。他们还自行定义了查找表数目、嵌入式内存模块女以及DSP模块的数量。1UfEETC-电子工程专辑

但问题并不一定是客户的不同建置方式,而是他们经常使用不同的方法进行芯片测试与验证。Mensor解释,客户并不知道IP供货商的工具如何与其搭配作业。例如,“我们经常听到客户问:‘如何才能用你们的IP关闭计时功能?’”1UfEETC-电子工程专辑

虽然Achronix并未为客户整合其IP,其业务取决于所提供的工具是否足以让客户快速完成设计
20161108 Achronix NT31P1
Achronix也向外收购了一些第三方IP,包括接口协议、可编程IO、SerDes和PLL等。那么在开发FPGA和满足客户需求时,Achronix是否遇到困难?Mensor说:“我们总会试着把遇到的每个问题都转化为一次机会。”1UfEETC-电子工程专辑

对于Achronix来说,其关键在于整合该公司的FPGA架构。最终的结果是一款更精简的Speedster 22i,其可编程IO、SerDes和接口控制器占用的空间更少,相形之下,竞争对手的高阶FPGA通常使用了大约50%的芯片面积。
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FPGA芯片尺寸比较 (来源:Achronix)1UfEETC-电子工程专辑

提高延迟和传输速率

Achronix认为,能够与SoC实现线对线连接的Speedcore eFPGA,有助于消除大量的可编程IO缓冲器,从而使功耗降低一半。此外,Speedcore的芯片尺寸也比标准FPGA更小,使得eFPGA的成本可降低90%以上。1UfEETC-电子工程专辑

然而,Mensor强调,“对于大多数客户而言,最大的决定因素在于延迟和吞吐量方面的问题。”根据Achronix,相较于独立的FPGA,eFPGA具有更高的接口性能,可望提高10倍的吞吐量和延迟性能。1UfEETC-电子工程专辑

Speedcore现可采用台积电16FF+工艺,并以台积电 7nm技术进行开发。该公司并承诺,透过Speedcore的模块化架构让Achronix能够轻松地将该技术转移到不同的工艺技术和堆栈。1UfEETC-电子工程专辑

编译:Susan Hong1UfEETC-电子工程专辑

本文授权编译自EE Times,版权所有,谢绝转载1UfEETC-电子工程专辑

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Junko Yoshida
ASPENCORE全球联席总编辑,首席国际特派记者。曾任把口记者(beat reporter)和EE Times主编的Junko Yoshida现在把更多时间用来报道全球电子行业,尤其关注中国。 她的关注重点一直是新兴技术和商业模式,新一代消费电子产品往往诞生于此。 她现在正在增加对中国半导体制造商的报道,撰写关于晶圆厂和无晶圆厂制造商的规划。 此外,她还为EE Times的Designlines栏目提供汽车、物联网和无线/网络服务相关内容。 自1990年以来,她一直在为EE Times提供内容。
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