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Cadence发布基于ARM设计的全流程数字与签核及验证套装

时间:2017-09-05 阅读:
●Cadence推出面向基于Arm 设计的7nm RAK


●该RAK提供优化RTL-to-GDS工作流程,帮助使用 Arm IP的设计师加快产品上市速度


●Cadence验证套装面向Arm 设计量身优化,进一步提高验证效率

楷登电子(美国Cadence公司)今日宣布,其全流程数字签核工具和Cadence验证套装的优化工作已经发布,支持最新Arm Cortex-A75和Cortex-A55 CP,基于Arm DynamIQ技术的设计,及Arm Mali-G72 GPU,可广泛用于最新一代的高端移动应用、机器学习及消费电子类芯片。为加速针对Arm最新处理器的设计,Cadence为Cortex-A75和Cortex-A55 CPU量身开发全新7nm快速应用工具(RAK),包括可实现CPU间互联和3级缓存共享的DynamIQ共享单元(DSU),以及专为Mali-G72 GPU开发的7nm RAK。uhDEETC-电子工程专辑

我们的客户已经开始使用完整的数字和签核工作流程及Cadence验证套装,对采用全新Arm Cortex和Mali处理器的复杂系统级芯片(SoC)进行流片。uhDEETC-电子工程专辑

Cadence RAK可以加快7nm设计的物理实现、签核和验证速度,帮助设计师缩短移动芯片和消费类芯片的上市时间。Arm与Cadence拥有多年合作经验,Cadence全新RAK将为Arm IP的实现提供针对性的技术支持。uhDEETC-电子工程专辑

基于该RAK,Cadence数字签核工具可实现最优功耗、性能和面积(PPA)目标。工具中包含脚本、芯片布局图样例和Arm 7nm IP库。Cadence的RTL-to-GDS全流程工作流包括如下数字和签核工具:uhDEETC-电子工程专辑

●Innovus 设计实现系统:基于统计的片上偏差(SOCV)的传递和优化结果 可以改善7nm设计的时序、功耗和面积收敛uhDEETC-电子工程专辑

●Genus 综合解决方案:寄存器传输级(RTL)综合可以满足当前所有最新的7nm先进工艺节点的设计要求,并借助Innovus系统实现整体设计收敛uhDEETC-电子工程专辑

●Conformal 逻辑等价性检查(LEC):保证设计实现流程中逻辑改变和工程改变指令(ECO)的精确性uhDEETC-电子工程专辑

●Conformal低功耗:实现并验证设计过程中的功耗约束文件,并将低功耗等价性检查与结构性、功能性检查相结合,实现低功耗设计的全芯片验证uhDEETC-电子工程专辑

●Tempus 时序签核解决方案:实现基于路径、签核准确、可物理感知的设计优化,缩短流片时间uhDEETC-电子工程专辑

●Voltus IC电源完整性解决方案:在设计实现和签核过程中使用静态和动态分析,确保最佳的功耗分布uhDEETC-电子工程专辑

●Quantus QRC提取解决方案:满足所有7nm先进节点设计要求,确保芯片成品准确符合设计方案uhDEETC-电子工程专辑

“Cortex-A75和Cortex-A55 CPU可以提供分布式智能从终端到云端(edge-to-cloud),同时搭配Mali-G72 GPU,可以帮助客户体验到在多台设备上的高效和高质量的图像。”Arm公司副总裁兼计算事业部总经理Nandan Nayampally表示,“通过与Cadence的持续紧密合作,Cadence推出的全新数字实现与签核RAK,以及针对Arm 最新处理器的Cadence优化验证套件,我们的共同客户可以快速的迅速集成并改善他们的差异化解决方案,打造具备竞争力的下一代设备。”uhDEETC-电子工程专辑

Cadence验证套件针对Arm 设计进行了优化:uhDEETC-电子工程专辑

●JasperGold 形式验证平台:实现IP和子系统验证,包括Arm AMBA 协议的形式化验证uhDEETC-电子工程专辑

●Xcelium 并行逻辑仿真器:提供经过产品验证的多核仿真器,加速SoC研发和其余Arm的设计验证uhDEETC-电子工程专辑

●Palladium Z1企业级仿真平台:包括基于Arm 快速模型(Fast Model)集成的Hybrid技术,操作系统启动最快提升50倍,基于应用软件的软件运行速度最快提升10倍,并利用动态功耗分析技术实现功耗快速预估uhDEETC-电子工程专辑

●Protium S1 FPGA原型平台:与Palladium Z1企业级仿真平台集成使用,并可与Arm DS-5集成来进行流片前嵌入式软件的调试uhDEETC-电子工程专辑

●vManager规划与度量工具:为JasperGold平台、Xcelium仿真、Palladium Z1平台和Cadence VIP解决方案提供度量验证,实现Arm系统级芯片的验证收敛uhDEETC-电子工程专辑

●Perspec 系统验证工具:结合面向Armv8架构设计的PSLib,提供软件驱动的用例验证,较传统验证激励开发效率最高提升10倍uhDEETC-电子工程专辑

●Indago 调试平台:可对RTL设计、验证环境和嵌入式软件进行调试, 并支持基于Arm CPU的软硬件协同调试uhDEETC-电子工程专辑

●Cadence验证工作台:与Arm Socrates封装 Armv8 IP和VIP相结合,实现快速的SoC集成和UVM测试环境的搭建uhDEETC-电子工程专辑

●Cadence互联工作台:可与Xcelium仿真器、Palladium Z1平台和Cadence验证IP同时使用,对基于Arm CoreLink 互联IP的系统进行快速的性能分析与验证uhDEETC-电子工程专辑

●验证IP组合:实现包括Arm AMBA互联在内的IP和SoC验证,支持Xcelium仿真器、JasperGold平台和Palladium Z1平台uhDEETC-电子工程专辑

“得益于和Arm的紧密合作,针对全新Arm CPU和GPU,我们对高级数字设计实现和签核解决方案及验证解决方案进行了优化,帮助客户更高效地研发7nm移动类和消费类芯片,”Cadence公司执行副总裁兼数字与签核事业部及系统与验证事业部总经理Anirudh Devgan博士表示。“基于RAK和Cadence验证套装,设计师不仅可提升PPA和缩短项目周期,同时还将设计出基于Arm 技术的最先进产品。”uhDEETC-电子工程专辑

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