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台积电推WoW工艺,用3D NAND的方式做GPU

2018-05-08 网络整理 阅读:
随着先进工艺技术的成熟和良率的提高,未来GPU制造商可以利用 WoW 技术,将两个或以上功能齐全的GPU堆栈放到一张显卡上,而不是使用两张显卡进行双系统的运算。如此不但能节省成本,而且还有体积更小、效能更佳、而且更加节能的优点。
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日前,在美国加州 Santa Clara 举行的第 24 届年度技术研讨会上,台积电宣布推出晶圆堆栈( Wafer-on-Wafer,简称 WoW )的技术。藉由这样的技术,GPU业者包括英伟达(Nvidia)及AMD都将会受惠,他们不再需要通过增加芯片物理尺寸,或缩小制造工艺来达到提升产品性能的目的。DVJEETC-电子工程专辑

另外,台积电还同时宣布与Cadence合作,将通过Cadence的 EDA 软件与IP,来生产 5 纳米或 7 纳米工艺的移动芯片。DVJEETC-电子工程专辑

台积电表示,由于晶圆上的平面空间有限。因此,透过 WoW 技术可以透过硅通孔(TSV)互连,将多层逻辑运算单元以立体方式堆栈在一起,架构出高速、低延迟互连性能。而这样的生产方式早就运用在 DRAM 及 3D NAND Flash 等内存的生产技术上,但是用在逻辑运算单元的量产上,却还是首次。
20180508-TSMC-WoW
虽然,台积电提出 WoW 技术,但是工艺的成熟度却在量产的过程中扮演着重要的角色。WoW现在最大的问题就是晶圆产量,当它们被粘合在一起时,如果有一个晶圆坏了,那么即使其他两个晶圆都没有问题,它们也算是不良品。这意味着该工艺需要在具有高成品率的生产节点上使用,例如台积电的16纳米或10纳米工艺,以降低成本,并进行初步推广。DVJEETC-电子工程专辑

不过,台积电的目标是把WoW用在未来的7纳米和5纳米制造工艺。
20180508-TSMC-WoW-1
随着先进工艺技术的成熟和良率的提高,未来GPU制造商可以利用 WoW 技术,将两个或以上功能齐全的GPU堆栈放到一张显卡上,而不是使用两张显卡进行双系统的运算。如此不但能节省成本,而且还有体积更小、效能更佳、而且更加节能的优点。DVJEETC-电子工程专辑

另外,在会议上,台积电还宣布了一款采用极紫外线 (EUV) 光刻技术的新 7 纳米 + 的工艺,预计将在在 2019 年上半年量产,并且届时也有望开始 5 纳米工艺的风险生产。DVJEETC-电子工程专辑

事实上,早在 2018 年 1月 份,台积电就开始投资超过新台币 7,000 亿元,在南科建设一座全新的 5 纳米 12 吋晶圆厂,预计将于 2020 年开始量产。至于,2018 年下半年开始,将可以期待透过 7 纳米工艺所生产行动芯片、处理器和绘图芯片,藉由他们比上一代产品更优异的性能和功率特性,为现代产品带来更突破性的发展与优势。DVJEETC-电子工程专辑

本文综合自Technews、PIMAX报道DVJEETC-电子工程专辑

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