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印度新创公司用RISC-V架构设计AI芯片

时间:2018-08-29 作者:Rick Merritt 阅读:
印度新创公司InCore预计将在年底前推出其首款基于RISC-V的处理器核心,以及深度学习加速器和SoC设计工具…
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印度一家新创公司InCore Semiconductors最近发布了一项远大的计划,打算设计并授权基于RISC-V的处理器核心,以及深度学习加速器和SoC设计工具。该公司预计将在今年年底之前推出其首款核心。npWEETC-电子工程专辑

这项计划预计将为RISC-V生态系统带来重要的加分效果。它不仅显示引发全球对于其开放来源指令集(IAS)架构的兴趣,也可望成为Arm与其他传统供应商产品的替代方案。npWEETC-电子工程专辑

InCore是从印度理工学院马德拉斯分校(IIT-Madras)的Shakti处理器研究团队独立出来的,并利用了它在博世人工智能中心(Robert Bosch AI Center)的机器学习研究。据InCore首席执行官兼IIT-Madras首席科学家G. S. Madhusudan表示,截至目前为止,该公司的资金主要来自于为Shakti核心提供商用支持获得的收入。npWEETC-电子工程专辑

该新创公司现正开发两款循序核心系列,针对从超低功耗物联网(IoT)到台式计算机的边缘系统应用。npWEETC-电子工程专辑

其低阶产品——E系列核心采用三阶管线,提供32位和64位版本,可支持RISC-V ISA的子集。它们将以低于200MHz的频率执行,并配备FreeRTOS埠,锁定的是Arm的M系列核心。npWEETC-电子工程专辑

高阶的64位C系列核心使用五阶管线,可支持完整的RISC-V ISA和虚拟化。其目标在于速度高达800MHz的应用,但可客制化至2GHz,每周期发出两条指令。npWEETC-电子工程专辑

C系列核心将支持Level 4安全级的Linux版本,瞄准Arm A35/A55核心。该新创公司还计划为C系列核心提供一系列扩展,从而为汽车和其他市场提供容错功能。npWEETC-电子工程专辑

E系列和C系列核心版本将在今年年底之前提供,明年4月之前可实现超纯量和双指令(dual-issue )执行能力。npWEETC-电子工程专辑

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脉动数组用于实现AI加速器核心(来源:InCore)npWEETC-电子工程专辑

AI计划就从加速器区块开始

为了加速嵌入式系统的深度学习,InCore将在今年年底之前提供与其核心整合的区块。这款名为Axon的系列产品是为机器学习设计加速器核心的计划起点。npWEETC-电子工程专辑

其中一个区块将使用数据流架构和支持架构(如Caffe和TensorFlow),提供基本的脉动数组。另一个区块则提供快取优化,透过使用特殊地址表和缓存器档案,跳过稀疏数据集的冗余作业。npWEETC-电子工程专辑

另一款Aegis系列则将提供基于硬件的安全功能,例如可望在明年6月提供的的标记架构,以防止常见的内存攻击。然而,它还需要软件支持,并且扩展至RISC-V的规格之外。npWEETC-电子工程专辑

此外,InCore也将为其核心发布SoC设计工具,初版已可用于开放源程序码。该工具的目标在于使用标准接口(如AXI和TileLink),轻松整合和测试该其核心和区块。npWEETC-电子工程专辑

InCore期望透过结合其授权IP和提供设计服务来赚钱。该公司至今主要与印度HCL Technologies合作进行代工。英特尔(Intel)采用22nm节点出样的IIT-Madras Shakti核心,就是由HCL为其进行后端设计。npWEETC-电子工程专辑

Madhusudan说:“我们可以在任何晶圆厂实现概念到出样,甚至是7nm节点。”他认为英特尔的22nm工艺相当适用于打造物联网和sub-GHz级设备。npWEETC-电子工程专辑

编译:Susan HongnpWEETC-电子工程专辑

本文授权编译自EE Times,版权所有,谢绝转载npWEETC-电子工程专辑

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Rick Merritt
EE Times硅谷采访中心主任。Rick的工作地点位于圣何塞,他为EE Times撰写有关电子行业和工程专业的新闻和分析。 他关注Android,物联网,无线/网络和医疗设计行业。 他于1992年加入EE Times,担任香港记者,并担任EE Times和OEM Magazine的主编。
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