广告

SRAM,你究竟肿么了?

时间:2019-01-03 作者:Andrew Walke 阅读:
SRAM在经过多年作为计算机内存的主力后,如今也在成本和能效方面遭遇严峻挑战...
广告
ASPENCORE

利用磁性材料作为计算机用内存,可以追溯到1940年代末发明磁芯(Core)内存之时。从1960年代起,硅基内存的出现,阻碍了磁性内存的进一步发展,同时也带动静态随机存取内存(SRAM)、动态随机存取内存(DRAM)以及各种形式的非挥发性内存被广泛采用。各种内存类型迅速扩展,伴随着计算机中央处理单元(CPU)对于加快速度的要求,导致了所谓的“内存阶层”(memory hierarchy),如图1所示。gy7EETC-电子工程专辑
181217_SRAM_pyramid_2_800-min.pnggy7EETC-电子工程专辑
图1:内存阶层显示传统内存类型如何以速度(越接近顶部速度越快)和容量(接近底层容量最大)排列gy7EETC-电子工程专辑

速度更快且更昂贵的SRAM内存在实体上更靠近CPU,二者通常位于同一个芯片上。另一方面,相对速度较慢的DRAM内存在实体上远离采用客制芯片工艺制造的单独芯片,从而为最大内存密度实现优化。尽管金字塔形的阶层式内存可能给人固定不变的印象,但是,存在数十年的内存类型在使用上仍然出现了重大问题。gy7EETC-电子工程专辑

如今,距离SRAM的发明已经将近50年了,内存产业正处于颠覆的阵痛期。 NAND Flash已经朝向3D转型,而DRAM也正接近其微缩极限。SRAM在经过多年作为片上存储器(on-chip memory)的骨干后,如今也在成本和能量耗费方面遭遇严峻的挑战。这些半导体内存方面的问题,加上所涉及的市场规模,导致市场上陆续出现各种候选技术以取代内存——特别是针对SRAM。gy7EETC-电子工程专辑

SRAM面临的挑战

SRAM是采用任何CMOS工艺“免费提供”的内存。自CMOS发展早期以来,SRAM一直是开发和转移到任何新式CMOS工艺制造的技术驱动力。随着近来用于深度学习的所谓“特定领域架构”(DSA)崛起,每个芯片上的SRAM数量达到了数百个兆位(megabite)。这带来了两项具体的挑战。gy7EETC-电子工程专辑

第一项挑战是随着采用FinFET晶体管的最新CMOS技术进展,内存单元尺寸的效率越来越低。从图2就可以看到,SRAM单元尺寸可以绘制为CMOS技术节点的一个函数。gy7EETC-电子工程专辑
181217_SPIN3_800-min.jpggy7EETC-电子工程专辑
图2:6T结构的SRAM单元尺寸在过去30年来的缩小演变。值得注意的是,当 FinFET晶体管成为CMOS的基础后,速度开始趋缓(来源:1987~2017年国际电子组件会议(IEDM))gy7EETC-电子工程专辑

从平面到FinFET (planar-to-FinFET)的转变对于SRAM内存单元的布局效率有着显著的影响。采用FinFET的临界间距逐渐缩小,导致SRAM单元尺寸缩减迅速减缓。有鉴于对于更大片上SRAM容量的需求不断增加,现在正是最糟糕的情况了。我们距离SRAM将主宰整个DSA处理器大小的情况不远了。gy7EETC-电子工程专辑

第二项挑战在于从正电源流经SRAM单元到接地的漏电流。其中很大一部份原因是次阈值晶体管泄漏的指数级温度启动——这意味着随芯片变热,这种漏电流将会急剧增加,这导致了能量的浪费。虽然这通常称为静态功耗,但这种漏电流也会在SRAM处于有效使用状态时发生,并形成能量浪费的下限。gy7EETC-电子工程专辑

近20年来一直是使用缓解技术来限制这种影响,最先进的方式是将SRAM电源电压从其工作值降低到所谓的数据保持电压(DRV)。一开始,这种技术带来明显减少的漏电流,降低至工作电源电压值的5到10倍。随着技术节点日趋进展,电源电压不断降低,工作电压和DRV之间的裕量也缩小了,导致使用这种技术的漏电流减少,大约仅减少2倍。gy7EETC-电子工程专辑

基本上,我们已经用尽了各种得以缓解漏电流的技术了,但“日益坐大”的SRAM容量仍将带来大量的电流浪费。图3显示CPU芯片上的SRAM容量每18个月增加一倍。gy7EETC-电子工程专辑
181217_SPIN2_800.pnggy7EETC-电子工程专辑
图3:随着片上SRAM容量不断增加,在50℃时预期会出现的SRAM漏电流。图中结果模拟自次10奈米CMOS中的晶体管漏电流资料gy7EETC-电子工程专辑

这两种SRAM的挑战,再上对于增加片上高速缓存速度和容量永无止境的需求,导致在成本和浪费能源的使用方面造成真正的挑战。这种需求同时来自行动和数据中心应用。由于电池寿命的限制,以往对于能源效率的需求显而易见,未来还会变得更重要。gy7EETC-电子工程专辑

由于深度学习而打造的DSA芯片应该可以为数据中心优化性能、成本和能效。除此之外,其芯片需要在前向传播时“晃动”数据,为用于矩阵/向量计算的处理器实现优化。以“目标”比较所取得的数据,然后再将“错误数据”“甩”回内存,以便用于下一个收敛周期。除了每秒Tera浮点运算(TFLOPS)的处理器之外,还需要越来越快的片上高速缓存,才能处理这种巨大的数据移动。gy7EETC-电子工程专辑

在许多此类DSA芯片平行运作的环境(例如数据中心)中,过程中如果效率不彰将导致数千安培的电流从主电源流向地面。这些大量浪费的漏电流自然会导致庞大的成本浪费。gy7EETC-电子工程专辑

对技术发展的影响

当代技术的发展带来了资料泛滥。它最主要的成长动力来自物联网(IoT)、5G、人工智能(AI)、扩增实境和虚拟现实(AR/VR)以及自动化。在大多数情况下,由于速度和能量的原因,数据必须储存在靠近CPU的位置,意即与CPU核心位于同一芯片上。唯一一种能够如此接近CPU的内存就是SRAM。gy7EETC-电子工程专辑

然而,SRAM由于效率不彰的尺寸和漏电流本质,导致这些成长驱动力的发展瓶颈。SRAM引起的速度和功率限制,阻碍了这些应用的明显进展,同时还不断地提高成本。这导致对于各种新兴内存替代技术的需求和投资与日俱增——特别是需要高效率的SRAM替代内存。gy7EETC-电子工程专辑

编译:Susan Hong,EET Taiwangy7EETC-电子工程专辑
gy7EETC-电子工程专辑

编按:本文作者Andrew Walke是Spin Memory [原Spin Transfer Technologies]产品营销副总裁gy7EETC-电子工程专辑

 gy7EETC-电子工程专辑

 gy7EETC-电子工程专辑

ASPENCORE
本文为EET电子工程专辑 原创文章,禁止转载。请尊重知识产权,违者本司保留追究责任的权利。
  • 新式3D互连是否能更完美堆叠DRAM? 美国半导体IP公司Xperi公布其可为DRAM提供一种更理想的堆叠方法——DBI Ultra 2.5D/3D互连,可制造8、12甚至16层芯片封装,因而拥有延伸超越摩尔定律的潜力……
  • QLC SSD大规模涌入数据中心,为HDD敲响落幕钟声 关于QLC NAND技术怎样适用于数据中心,市面上确实有着各种各样的观点。尽管一些潜在用户最初担心该技术能否承受数据中心的工作负载,但伴随着市场对QLC需求的持续增长和众多OEM厂商的验证,这些担忧已基本消除。换句话说,QLC技术通过自身的质量和可靠性证明其大规模应用不存在任何障碍。
  • 现在的高性能RISC-V处理器和Arm比起来如何? 采用RISC-V架构的处理器不经意出现在日常电子产品中,似乎已经变得越来越稀松平常了:不仅是一些典型的MCU厂商开始拥抱RISC-V,如我们前不久采访的泰凌微电子,以及去年推出RISC-V产品线的兆易创新。而且还体现在一些业已成熟的产品中,如今年的中国IC领袖峰会上,我们与硅谷数模对话,了解到如今十分成熟的TCON芯片内部竟也不显山、不露水地加入了RISC-V小核心……
  • KLA推电子束缺陷检测系统,提高EUV工艺良品率 KLA公司宣布推出eSL10™电子束图案化晶圆缺陷检查系统。该系统具有独特的检测能力,能够检测出常规光学或其他电子束检测平台无法捕获的缺陷,从而加速了高性能逻辑和存储芯片的上市时间(包括那些依赖于极端紫外线(EUV)光刻技术的芯片)。
  • CIO Review潜力HPC方案商TOP20:华澜微、澜起两家中企入 美国媒体CIO Review评选出在HPC(高性能计算,High Performance Computing)领域最富有潜力的20大企业。其中,中国企业澜起科技(Montage)、 华澜微电子(SageMicro)入选。其评价企业之标准是以掌握核心技术、具有战略远期布局和前景为重点,而不是单纯企业规模……
  • DDR5内存规范正式发布,国内外厂商进展如何? 7月15日,JEDEC固态技术协会正式发布下一个主流内存标准DDR5 SDRAM的最终规范(JESD79-5),为全球计算机内存技术拉开新时代序幕。DDR5将峰值内存速度提高了一倍达到6.4Gbps,同时也大大增加了内存容量。外型上保持与DDR4相同的288个引脚数,但定义不同,不能兼容DDR4插槽。基于新标准的硬件预计将于2021年推出……
广告
热门推荐
广告
广告
广告
EE直播间
在线研讨会
广告
广告
面包芯语
广告
向右滑动:上一篇 向左滑动:下一篇 我知道了