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摩尔定律倒计时促进工艺与封装技术发展

时间:2019-06-04 作者:Rick Merritt 阅读:
在最前沿的7、7 +、6、5和5+纳米工艺之中选择一条路径来发展已经变得越来越复杂,但台积电最近在一次年度活动中表示,其工艺路线图中已添加了N5P工艺和更多先进的封装技术细节,以便在硅片上发掘更多进步空间。
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台积电最近在一次年度活动中表示,其工艺路线图中已添加了N5P工艺和更多先进的封装技术细节,以便在硅片上发掘更多进步空间。glWEETC-电子工程专辑

在最前沿的7、7 +、6、5和5+工艺之中选择一条路径来发展已经变得越来越复杂,但台积电技术开发高级副总裁Yuh-Jier Mii对大约两千名与会者表示,“好消息是我们在可预见的未来仍然看得到发展空间。”glWEETC-电子工程专辑

台积电在宣布5nm工艺之后的一年即开始进入6nm试产。上周,台积电首席执行官CC Wei甚至在台积电的新闻中开了一个关于6nm的笑话,“我不得不问我的研发人员,你们到底在想什么?是为了好玩吗?”他在一次主题演讲中还打趣道。 “下次,如果我发布N5.5,你们应该不会感到惊讶了。”glWEETC-电子工程专辑

台积电的N5工艺在3月开始试产,与现在已量产的N7相比,N5工艺密度提升了80%,速度提高了15%,功耗降低了30%。采用新的eLVT晶体管后,其速度增益更可高达25%。glWEETC-电子工程专辑

而明年投入试产的N5P与N5采用相同的设计规则,可以再提高7%的速度或降低15%的功耗。其增益部分来自对全应变高移动性通道(fully strained high-mobility channel)的增强。glWEETC-电子工程专辑

台积电还展示了一款N5晶圆,其用于制造SRAM的产率超过90%,新的晶圆厂Fab 18一期工程结束后逻辑产率将超过80%。Fab 18二期和三期工程外壳主体还在建设中。N5的一些关键IP模块,如PAM4 SerDes和HBM模块也仍在开发中。glWEETC-电子工程专辑

N6虽然缺乏N5在性能和功率上的提升,但与N7相比,体积缩小了18%(比N7+体积缩小8%),并且可以使用现有的N7设计规则和模块。但由于其用于M0路由的关键设计库仍在开发中,所以直到2020年第一季度N6才会开始试产。glWEETC-电子工程专辑

台积电竞争对手三星4月底才宣布成功制造了定制6纳米工艺的芯片。台积电此时宣布更新其工艺路线图让有些分析师有点摸不着头脑。glWEETC-电子工程专辑

比如Linley Group的 Mike Demler 说,“我能想到的唯一答案是他们希望客户不要着急地采用5nm,这样他们就可以提供更加节省成本的6nm。据推测,裸片缩小会抵消新掩模装置的成本。”glWEETC-电子工程专辑

台积电在N7+的“几个关键层”上采用了极紫外光刻技术(EUV)。N7+是台积电第一个EUV技术工艺,将在2019年第三季度开始量产。N6使用一个附加的EUV层,而N5将增加更多层。设计师们应该看到,由于采用了EUV光刻技术,N7+工艺将节省大约10%的掩模,而N6和N5将节省更多。glWEETC-电子工程专辑

最新的EUV光刻机支持稳定的280W光源,台积电希望年底能达到300W,到2020年更超过350W。光刻机正常运行时间也从去年的70%增加到今天的85%,明年应该会达到90%。EUV“已超出了我们的需求,”Mii说。glWEETC-电子工程专辑

并非每个人都被这些附加的工艺节点所吸引。IBS (International Business Strategies) 总裁Handel Jones就建议设计人员跳过台积电和三星的临时节点。他说,“在一些多选领域,客户应该专注于5nm和3nm,忽略其他一些选择诸如6nm和4nm”。glWEETC-电子工程专辑

Jones还提醒设计人员要等到晶圆厂在一个新节点上产能达到10万片时才采用它,以避免因早期漏洞而产生的开发和试用新IP模块的成本(如下所示)。glWEETC-电子工程专辑

迈向3纳米、先进封装技术和特殊模块

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随着工艺节点的发展,预计成本不断上升。 (来源:International Business Strategies,Inc。)glWEETC-电子工程专辑

台积电的报告展示了其向3nm和2nm节点发展的道路,但没有提到他们需要新的晶体管。Mii表示,硫化物和硒化物2D材料具有良好的移动性,因为其沟道厚度低于1纳米,可以提供比7纳米栅长硅片更高的驱动电流。glWEETC-电子工程专辑

随着芯片尺寸的逐步缩小,台积电晶圆厂已开发出一种新的低k薄膜,可以很好的克服耗尽效应。另外,使用新的反应离子蚀刻工艺还实现了在30nm工艺节点制造常规金属线。glWEETC-电子工程专辑

在更多主流节点中,台积电表示其22ULL节点将支持电池供电芯片的0.6-0.9电压。HDMI模块仍在开发中,USB、MIPI和LPDDR模块被用于升级其28nm工艺节点,目前仍处于试用期。glWEETC-电子工程专辑

在封装方面,台积电提供了其最新封装技术系统级整合芯片(SoIC)和多晶圆堆叠封装(WoW)的更多细节。其中,WoW仅适用于相同尺寸的两个裸片,而SoIC可以堆叠多个不同尺寸的裸片。两种封装技术都针对移动和高性能计算系统,目前仍处在开发中,预计到2021年实现商用。glWEETC-电子工程专辑

这两种封装技术都属于前沿工艺,采用铜焊盘直接粘合芯片,互连间距从9微米开始,同时采用硅通孔(TSV)技术连接外部微凸点。glWEETC-电子工程专辑

到第三季度,台积电将提供宏指令作为TSV设计的起点,今年年底还将推出热模型。glWEETC-电子工程专辑

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各厂商当前工艺节点现状。 (来源:International Business Strategies,Inc。)glWEETC-电子工程专辑

与此同时,台积电今年还扩展了其2.5D CoWoS工艺,以支持两倍于掩模版尺寸的器件。明年,还将扩展到支持三倍的掩模尺寸,并支持在硅基板中使用深沟槽电容器的五个金属层,以应对信号和电源完整性的挑战。glWEETC-电子工程专辑

台积电还报告了其为嵌入式存储器、图像传感器、MEMS和其他一些组件提供的七种不同专业工艺的进展,并且越来越多地将它们封装成与逻辑节点紧密相关的模块。glWEETC-电子工程专辑

在RF-SOI技术上,台积电将其200mm晶圆上的180nm功能转移至300mm晶圆上的40nm节点。在5G手机应用中,优化28 / 22nm工艺节点并应用于毫米波(mmWave)前端模块;同时将16FFC工艺用于毫米波和sub-6-GHz收发器。glWEETC-电子工程专辑

在微控制器方面,嵌入式MRAM已于去年开始在22nm工艺节点进行试产,电阻式RAM也将于今年晚些时候开始试产。正如台积电业务发展经理Kevin Zhang所说, “新兴存储器终于出现了”。glWEETC-电子工程专辑

今年,台积电计划在资本支出上投入约105亿美元,令产能增加2%,达到约1200万片12英寸晶圆/年。负责监管台积电晶圆厂业务的 J.K. Wang表示,其中大约有100万个晶圆将用于前沿10nm和7nm工艺。glWEETC-电子工程专辑

Tirias Research分析师Kevin Krewell表示,“这对台积电来说是一个可靠的工艺路线图更新……有趣的是,台积电和三星目前都已经提升了EUV技术并领先于英特尔。”glWEETC-电子工程专辑

本文同步刊登于电子工程专辑2019年6月刊glWEETC-电子工程专辑

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Rick Merritt
EE Times硅谷采访中心主任。Rick的工作地点位于圣何塞,他为EE Times撰写有关电子行业和工程专业的新闻和分析。 他关注Android,物联网,无线/网络和医疗设计行业。 他于1992年加入EE Times,担任香港记者,并担任EE Times和OEM Magazine的主编。
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