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从DDR4过渡DDR5 DIMM缓冲芯片组

时间:2019-06-18 作者:Doug Daniels, eeWeb特约撰稿 阅读:
DDR的一些关键变化带来了新的设计挑战。然而,聪明的设计人员将利用这一过渡时期预先确定理想的解决方案...

服务器和系统设计人员正摩拳擦掌地为其新一代设计做准备,即将从第四代双倍数据率同步动态随机存取内存(DDR4)过渡到第五代的DDR5服务器双列直插内存模块(DIMM)缓冲芯片组。其中最重要的考虑涉及一些重大的规格变化。预计设计人员将专注于推动服务器设计进展的六项重大转变(见表1)。QgsEETC-电子工程专辑

QgsEETC-电子工程专辑

表1:DDR5的主要变化(来源:Rambus)QgsEETC-电子工程专辑

这些变革包括数据与时钟速率、VDD (即组件内部工作电压)、电源架构、信道架构、突波长度以及改善对于更高容量DRAM的支持。这些新的变化也带来了特殊的设计考虑。QgsEETC-电子工程专辑

主要的变化

DDR4缓冲芯片的最高数据速率为每秒3,200兆次传输(MT/s),时钟速率为1.6GHz。DDR5则从低阶的3,200MT/s速度开始,并迅速达到6400 MT/s的数据速率和3.2GHz的时钟速率,甚至还在讨论超越此规格的更快传输速度。因此,速度显著提高,随之而来的就是设计挑战。QgsEETC-电子工程专辑

VDD或工作电压是服务器和系统设计人员将会面对的第二项重大变化。在此,DRAM和缓冲芯片暂存频率驱动器(RCD)将从1.2V降低到1.1V。这将有助于节省功耗。然而,它也会对DIMM的设计带来一些挑战。QgsEETC-电子工程专辑

因为VDD较低,所以还必须关注于噪声抗干扰度以及VDD噪声。信号容限将会变得更小,因为您现在使用的是1.1V供电而非1.2V;因此,您必须具有良好的DIMM设计以及辨识信号噪声的能力。QgsEETC-电子工程专辑

电源架构是第三项主要的变化。在DIMM上面将配置一个12V的电源管理IC (PMIC),能够更有效地控制系统的电源负载。将PMIC供电电压降至1.1V,也有助于提高信号完整性以及发现噪声,因为您可以在DIMM更有效地控制电源。QgsEETC-电子工程专辑

新的DIMM通道架构可能是DDR5的主要功能之一,这就是第四项主要变化。DDR4缓冲芯片DIMM具有72位总线,由64个数据位和8个ECC字节成。DDR5的每个DIMM都将会有2个通道,但每个都是32位加上8个ECC位,成为2个40位的信道,这和DDR4支持1个72位信道的设计也不相同。QgsEETC-电子工程专辑

但这将有助于高效率。它还使得DIMM设计更加对称,因为来自每通道的DIMM左侧和右侧共享RCD。现在,服务器和系统设计人员在RCD每一侧的每个通道上都有5个8位信道。因此,现在有了2个DIMM通道但只有一个RCD,而且一共有两组输出,分别位于A侧和B侧。QgsEETC-电子工程专辑

这种新的信道架构添加了其他功能以提升效能。在DDR4中,DIMM的每一侧都有 2个来自RCD的输出频率;而在DDR5,每一侧都将会有4个输出频率。这为每个通道提供了一个独立的频率,有助于提高频率信号的信号完整性。QgsEETC-电子工程专辑

第五个主要变化是突波长度。DDR4的突波长度为8,突波斩波长度为4。至于DDR5,其突波长度和突波斩波都将再进一步扩展以增加突发有效载荷,即使使用更窄的信道(32位vs 64位)。因为每个DIMM将会有2个通道具有相同或更大的突波有效负载,因而将提高内存效率。QgsEETC-电子工程专辑

DDR5的第六个变化在于改善对更高容量DRAM的支持。使用DDR5缓冲芯片DIMM,服务器或系统设计人员可以在单芯片封装中使用高达32Gb的DRAM。 DDR4目前在单芯片封装中的最大输出功率为16Gb。DDR5将可支持芯片上错误正码(ECC)、错误透明模式、封装后修复以及读写循环冗余校验(CRC)模式等功能,以支持更高容量的DRAM。QgsEETC-电子工程专辑

需要考虑的要点

这些新的变化带来了因应DDR5更高频率速度的一些设计考虑,因而也引发了新一轮的信号完整性挑战。您需要确保主板和DIMM能够因应更高的信号速度。此外,在执行系统级仿真时,还必须确定能够确保在所有DRAM位置的信号完整性。QgsEETC-电子工程专辑

好消息是DDR5缓冲芯片改善了从主机内存控制器发送命令和地址信号到DIMM的信号完整性。如图1所示,发送到2个信道中每个信道的命令地址(CA)总线都转到RCD,然后扇出到DIMM的两侧。RCD有效地减少了主机内存控制器的CA总线负载。QgsEETC-电子工程专辑
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图1:2个信道中每信道的CA总线转到RCD,然后扇出到DIMM的两侧 (来源:Rambus)QgsEETC-电子工程专辑

针对DDR4设计,由于较少注意低速CA总线,使其主要的信号完整性挑战在于双数据速率DQ总线。至于DDR5设计,即使CA总线也需要特别注意信号完整性。在DDR4,考虑使用决策反馈等化(DFE)作用来改善DQ数据信道。但对于DDR5,RCD的CA总线接收器也需要DFE选项,以确保良好的信号接收。QgsEETC-电子工程专辑

主板上的电力传输网络(PDN)则是另一项考虑因素,它包括带有PMIC的DIMM。考虑到更高的频率和数据速率,您必须确定PDN能够以更高速度处理执行负载、具有良好的信号完整性,而且能为DIMM提供理想的电源。QgsEETC-电子工程专辑

从主板到DIMM的DIMM连接器还必须能够处理新的频率和数据速率。对于系统设计人员而言,在印刷电路板(PCB)周围的更高频率速度和数据速率,更加重视电磁干扰和兼容性(EMI和EMC)的系统设计。随着速度提高致使布局更具挑战性,您必须确定可以设计最终能通过标准要求。QgsEETC-电子工程专辑

结论

聪明的服务器和系统设计人员将在此过渡时期仔细分析DDR5服务器DIMM缓冲芯片组所带来的设计变化。相较于DDR4,这些变化和挑战的最前线就是更高的速度。高速主板和DIMM可能需要采用新材料。此外,还必须考虑到电源层布线,以进一步改善EMI和EMC特性。QgsEETC-电子工程专辑

再者,随着CA总线的速度提高,您还必须确定缓冲芯片(DIMM上的RCD)支持适当的DFE功能,确保以这些速率处理CA总线而不至于出错,并使系统正常运作。QgsEETC-电子工程专辑

本文英文原文:Transitioning from DDR4 to DDR5 DIMM Buffer Chipsets 编译:Susan HongQgsEETC-电子工程专辑

本文转载自电子工程专辑姐妹刊电子技术设计QgsEETC-电子工程专辑

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