向右滑动:上一篇 向左滑动:下一篇 我知道了
广告

实现异构集成需要chiplet接口标准、新的EDA设计工具和IP复用策略

时间:2019-10-06 作者:顾正书 阅读:
随着摩尔定律逐渐接近物理极限,最近几年异构集成(HI)的概念越来越受到学术研究人员、半导体公司甚至政府机构的关注。所谓异构集成,就是在同一个3D系统级封装(SiP)中,将不同工艺制造的硅和非硅器件集成到一个更高级别的系统。

随着摩尔定律逐渐接近物理极限,最近几年异构集成(HI)的概念越来越受到学术研究人员、半导体公司甚至政府机构的关注。所谓异构集成,就是在同一个3D系统级封装(SiP)中,将不同工艺制造的硅和非硅器件集成到一个更高级别的系统。自2016年以来,IEEE一直致力于制定一个基于这一理念的非竞争性技术路线规划图,以明确HI的长期愿景,并识别出潜在的挑战和解决方案。就发展趋势来看,HI似乎已经成为半导体行业延续摩尔定律的可行之路。有学者称,对于2D半导体来说,也许摩尔定律已经走到尽头,但通过异构集成来实现3D堆叠封装也许可以让摩尔定律重新焕发青春活力,继续引导半导体行业未来10-20年的快速发展。OYGEETC-电子工程专辑

台湾钰创科技创始人兼董事长卢超群博士一直是异构集成(HI)的积极推动者,他认为半导体行业不能沉迷于工艺尺寸的不断缩小来提高性能,而应该创新性地寻求“不同技术的异构集成"。在他的构想中,HI可不是同类集成的系统级芯片(SoC)、系统级封装(SiP),也不是多芯片模块(MUM),而是系统级设计、算法、软件,以及不同类型裸片的集成,包括SoC、DRAM、闪存、AD/DA转换器、电源管理器件、安全及可靠性控制裸片,甚至包括RF和MEMS器件。OYGEETC-电子工程专辑

自从2015年半导体行业协会(SIA)和IEEE共同发起异构集成线路图(HIR)计划以来,IEEE协会下属的多个组织及SEMI纷纷加入,通过在全球举办多场研讨会来宣传推广HI,直到现今业界基本达成共识,从而确定了HI的未来发展方向。OYGEETC-电子工程专辑

为了应对不断攀升的系统级芯片设计成本和满足小批量生产的需要,美国国防部下属的DARPA发起了通用异构集成和知识产权复用策略(CHIPS)计划,旨在通过政府资助的形式来鼓励学术研究和企业协作共同推动异构集成的发展,包括制定通用的接口标准、开发新的EDA设计工具,以及建立IP复用规范和良好的生态。OYGEETC-电子工程专辑

芯粒(chiplet)接口标准

伴随着异构集成而出现的第一个新概念就是"芯粒(chiplet)",这些类似乐高积木一样的功能模块通过中介层(interposer)连接在一起,然后附着在封装基底上。OYGEETC-电子工程专辑

OYGEETC-电子工程专辑

英特尔的Foveros封装技术就是采用这种思路,通过3D堆叠而实现逻辑模块累加逻辑模块的集成。Foveros将会在传统无源中介层之上扩展裸片堆叠模式,可以在CPU、图像处理器和AI加速器等高性能逻辑器件之上叠加存储器。这种技术可以将系统级芯片产品细分为微小的芯粒,其中I/O、SRAM和电源电路都可以在一个基础裸片上制造,然后在其上叠加高性能逻辑芯粒。OYGEETC-电子工程专辑

如下图所示,不同工艺节点的芯粒模块,比如28nm的DDR4、32nm的SER/DES和PCIe、22nm的USB 3.0、12nm的显示模块,以及10nm的DSP模块,甚至微机电器件MEMS,都可以通过中介层相互连接和通信。OYGEETC-电子工程专辑
OYGEETC-电子工程专辑
但首先要确定统一的接口标准,这样各家的芯粒才能拿来直接拼装起来。经过讨论,英特尔的高级接口总线(AIB)被选为标准,英特尔也同意无偿奉献出来,作为芯粒通信的接口标准。OYGEETC-电子工程专辑

HI需要新的EDA工具

尽管像英特尔、Marvell和Imec等已经在chiplet的研发上取得了一些进展,但EDA工具仍是异构集成面临的最大挑战之一,比如如何实现自动系统划分和单元模块的3D堆放等。Cadence、Synopsys和Mentor等EDA公司都在研发SoC系统划分的工具。OYGEETC-电子工程专辑

得到DARPA CHIPS项目资助的Georgia Tech研究团队与Cadence一起开发新的EDA方案,目标是帮助CHIPS设计者开发出商业级的方案以满足功耗、性能和尺寸(PPA)要求,同时将人工参与度降至最低。其研究项目分三个阶段进行,第一阶段所开发的EDA工具将能够将单个的IP模块转换为芯粒,符合统一的接口标准。第二阶段的EDA工具将可以优化芯粒,并将多个芯粒集成到一个中介层(interposer)上,以构成完整的2.5D系统。到第三阶段,EDA工具将能够支持芯粒的升级和交换。OYGEETC-电子工程专辑

鉴于现有商业EDA工具已经具备一定的IP设计和验证功能,研发团队将Cadence Stratus高级综合工具、Innovus物理设计工具以及Allegro封装设计工具作为主要的基础引擎,不但要建立新的方法论来无缝集成现有的商业引擎、增强现有引擎和算法的功能,而且要开发新的引擎来处理2.5D芯粒集成和升级。OYGEETC-电子工程专辑

此外,要实现IP模块的低成本复用,不但需要业界统一的规范,而且要营造积极健康的生态环境。通过行业组织的全球性协作,政府机构积极推动,让高校研究机构、EDA和IP开发商,以及芯片公司共同参与和收益,这样才能带来异构集成的繁荣发展。OYGEETC-电子工程专辑

本文同步刊登于电子工程专辑杂志2019年10月刊OYGEETC-电子工程专辑

责编:Yvonne GengOYGEETC-电子工程专辑

本文为EET电子工程专辑 原创文章,禁止转载。请尊重知识产权,违者本司保留追究责任的权利。
顾正书
电子工程专辑(EETimes China)主分析师。以深圳为坐标原点,扫描全球电子和半导体行业。专注于China Fabless和SoC设计细分市场的分析和学习,欢迎交流。
您可能感兴趣的文章
  • 嵌入式平台上的自动音频接口测试 从模拟音频到数字音频端口,各种类型的接口层出不穷。每种类型的接口在设计和测试中都面临自身的挑战。在组装和生产过程中,这些接口的测试涵盖了整个路径,从模拟或数字前端到处理单元的数字音频输入端口。本文介绍一种常用的技术,用于检测音频接口测试中与装配相关的故障问题。
  • GE Healthcare CARESCAPETM VC150生命体征监护仪 GE Healthcare CARESCAPETM VC150生命体征监护仪,由电池供电,可无损确定收缩压、舒张压、平均动脉压(MAP)、脉搏率、呼吸率(仅Nellcor和Masimo技术提供)、血氧饱和度和温度。这一系列功能是通过由几块专用PCB板组成的设计实现的。
  • 优化焊接模板孔径以增加连接器选项 随着电子系统元件密度的增加,设计师通常会将PCB上厚度为0.10 mm焊接模板与共面性不超过0.10 mm的同等精细的连接器相匹配。然而,共面性为0.15 mm的连接器并不少见,随着引脚数量的增加以及成型引脚、直角接头的使用,连接器要实现共面性值为0.10 mm的难度越来越大。本文将讨论模板与连接器共面性之间的关系,以及设计者面临的权衡取舍问题和选项限制。其次本文将对研究及其结果,以及这些结果对优化设计的成本、空间、性能和可靠性产生的影响进行阐述。
  • HEV/EV电池管理系统中的标准放大器功能 HEV/EV动力总成的核心在于系统。该系统从电网获取电力,将其存储在电池中(静止时),并从电池获取能量以转动电机并移动车辆。该系统主要包括四个子系统:车载充电器(OBC)、电池管理系统(BMS)、DC-DC转换器(DC/DC)以及逆变器和电机控制(IMC),如图1所示。在HEV/EV的BMS中经常忽略放大器的灵活性和成本效益。因此,本文将重点介绍BMS以及设计人员如何在系统中使用放大器。
  • 发生在深夜的诡异电路现象 一个美国工程师在学生时代碰到了几个奇怪的电路现象(通常发生在深夜)。波特图显示的输入阻抗与频率无关,难道是米勒效应不起作用了? 本应为直线的二极管电流却呈现非线性,是不是KCL定律罢工了?大家都知道,设计中要尽量避免运放差分电路,也不要在负反馈运算中使用电压比较器,但是有一个电路却使用电压比较器提供相当准确和稳定的差分,莫非“错误+错误=正确”?
  • 为增强型GaN功率晶体管匹配门极驱动器 氮化镓(GaN)是最接近理想的半导体开关的器件,能够以非常高的能效和高功率密度实现电源转换。但GaN器件在某些方面不如旧的硅技术强固,因此需谨慎应用,集成正确的门极驱动对于实现最佳性能和可靠性至关重要。本文着眼于这些问题,给出一个驱动器方案,解决设计过程的风险。
相关推荐
    广告
    近期热点
    广告
    广告
    广告
    可能感兴趣的话题
    广告