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EDA三巨头的仿真验证之路

时间:2021-06-29 作者:邵乐峰 阅读:
与以往比拼硬件性能高低和种类不同的是,如今要确保芯片开发成功,确保市场可以接受,必须要拥有强大的软件运行性能,甚至在某种程度上可以认为,“软件性能决定了半导体的成功”。这意味着,在芯片开发过程中,需要使用软件工作负载和基准来验证功耗和性能,而如何能够在仿真和验证过程中同时兼顾软硬件,正成为EDA厂商近期关注的重点。
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与以往比拼硬件性能高低和种类不同的是,如今要确保芯片开发成功,确保市场可以接受,必须要拥有强大的软件运行性能,甚至在某种程度上可以认为,“软件性能决定了半导体的成功”。这意味着,在芯片开发过程中,需要使用软件工作负载和基准来验证功耗和性能,而如何能够在仿真和验证过程中同时兼顾软硬件,正成为EDA厂商近期关注的重点。

软件软件,还是软件

“过去十年中,验证成本的增长速度远高于设计成本。数据表明,包括工程师、软件、硬件在内的验证资源将占到整个前端设计的70%,而设计本身只占30%,表明验证在整个集成电路行业当中的占比会越来越高。”西门子EDA全球副总裁兼中国区总经理凌琳在接受本刊采访时表示。

而如果从不同的技术节点来看,SoC软件确认的成本正在快速增长,已经超越了传统的硬件验证。原因在于任何一颗SoC都位于更大的子系统或者更复杂的系统当中,除了硬件本身,电源、模拟混合信号等部分都要依赖操作系统或更多软件去协同验证,难度之大,可见一斑,因此其需求量增长也非常之快。

同时,随着工艺的发展,晶体管数量达到了百亿级水平,SoC的复杂性呈现指数型增长,传统仿真已经无法满足我们对仿真时间效益的需求。为了满足严苛的开发周期和开发效率,尽管相比RTL仿真开销更大,但硬件仿真的需求不断增加,并且在2018年支出增长上正式超越了RTL仿真。

Cadence公司亚太区系统解决方案资深总监张永专则指出,2021-2025这五年间,系统和芯片设计厂商不但面临着Time-to-market的压力,还要承受异构多核、高算力、差异化创新、系统与软件堆栈所带来的技术挑战,由此带来的软硬件协同设计和超过80%的IP复用问题,直接导致验证工作日趋复杂,开发人员不得不将60%以上的精力用于软件。

“软件事实上已经成为能不能成功做出一颗好IC的关键所在。甚至可以这样认为,所有芯片设计的最终挑战都来自于软件。”张永专说,软件正在主导芯片开发的成本、流程和周期,包括Cadence在内的EDA厂商希望在芯片正式流片之前,越早通过完整的系统级验证与仿真对芯片性能、功耗、软硬件协同进行测试越好,这也符合当前主流设计流程中所体现的“Shift Left”趋势。

强大的硬件仿真加速(Emulation)和原型验证(Prototyping)工具参与其中,是确保上述设计流程得以实施的关键。但张永专指出,这两种方法的关注点并不相同:在前期RTL代码验证阶段,倾向于采用硬件仿真加速模式;当设计成熟度达到80%以上,软件团队开始介入时,就会将设计迁移到原型验证平台,直至最终的Tape out。因此,在正确的时间,在正确的使用场景和工作中,使用正确的工具,对设计人员而言尤其重要。

EDA仿真验证前进到了哪里?

下图简单展示了仿真验证的几个具体环节。

首先是虚拟验证环节,也就是通过硬件模拟芯片中的各种IP,进行针对性评估与验证。虚拟验证最大的好处就是实现了软件定义SoC,因此整体设计时间大幅缩短。通过软件同硬件的结合,提早发现问题并指导设计方向,满足设计方法学中的Shift-left概念。

之后,随着硬件设计开始完善,需要Debug各种不稳定因素,就需要一些可见性的硬件加速进行辅助调试工作。芯片更加完善之后,需要评估功耗与性能,进行提取和分析,把软件工作负载导入到硬件仿真器上进行评估。

第三,FPGA原型,也就是SoC已经达到比较稳定的阶段时,对debug和可见性的需求开始降低,但软件开始增加,我们就需要用FPGA原型的系统进行仿真,因为其速度和工作负载都强于硬件仿真器,这一过程也被称之为“仿真卸载(Emulation Offload)”。

那么,面对日益复杂的芯片验证和软硬件系统协同开发的迫切需求,EDA行业三大巨头这一路又是如何走过的?让我们一起回顾一下。

  • Cadence Palladium/Protium:系统动力双剑 

- 2006年,Cadence推出的Cadence Incisive Palladium III加速器/仿真器,能够支持最多32位用户同时运作,单工作站每小时编译能力可达3000万门,并且其容量的调整范围可以从每个域/用户180万门到整个系统的2.56亿门。

- 2013年,Palladium XP II验证计算平台作为Palladium XP仿真系统的更新产品面世,最多可以将验证性能再提高50%,更将其业界领先的容量扩展至23亿门。

- 2015年,Cadence推出业内第一个数据中心级硬件仿真加速器Palladium Z1,凭借企业级的可靠性和可扩展性,最多能同时处理2304个并行作业,容量可扩展到92亿门。

- 2021年4月,推出全新的Palladium Z2和Protium X2企业级原型验证系统,由于双系统无缝集成统一的编译器和外设接口,因此也被Cadence称之为“系统动力双剑(dynamic duo)。

新一代系统基于下一代硬件仿真核心处理器和Xilinx UltraScale+ VU19P FPGA,将为客户带来2倍容量提升和1.5倍性能提升,以更少的时间为大规模芯片验证完成更多次数的迭代。此外,模块化编译技术也突破性地应用在两个系统中,使得100亿门的SoC编译可以在Palladium Z2系统10小时内即可完成,Protium X2系统也仅需不到24小时就可以完成。

  • 新思科技(Synopsys) ZeBu:从30亿到190亿 

- 2014年3月,Synopsys推出构建在经过验证的ZeBu Server架构之上的ZeBu Server-3高性能仿真平台,它将性能提高了多达4倍,并使容量提升了3倍,支持最大为30亿门的芯片设计。

- 2018年6月,在ZeBu Server-3基础之上,Synopsys又推出了其新一代硬件仿真系统ZeBu Server 4,性能是前一代解决方案的两倍,可支持190亿门SoC设计,能够实现SoC验证和软件研发,对机房的空间需求减少了一半,同时功耗降低了5倍。

- 2021年3月,新思科技推出ZeBu Empower仿真系统,为数十亿门SoC设计的软硬件功耗快速验证提供可操作的功耗分析,实现每天多次迭代。同时,还可利用功耗分布图更早识别针对动态功耗和泄漏功耗的重大改进机会,将功率关键模块和时间窗口馈入新思科技的PrimePower引擎,加速RTL功耗分析和门级功耗签核。

- 2021年5月,Synopsys在硬件仿真领域取得的突破性技术创新——ZeBu EP1诞生。它可提供10MHz性能,以加速高性能计算(HPC)、5G、GPU、人工智能(AI)和汽车等领域规模高达20亿门级的复杂SoC的硬件和软件验证。

  • 揭开西门子EDA Veloce系统的神秘面纱

- 2013年,Mentor在新的Veloce2产品中增加了VirtuaLAB虚拟实验室、TestBench加速器等新功能,不仅能够对软硬件加速,更可将验证门数拓展至20亿逻辑门。

- 2016年3月,西门子EDA的前身Mentor Graphics公司宣布推出用于Veloce硬件仿真平台的新型应用程序。新型Veloce Apps包括Veloce Deterministic ICE、Veloce DFT和Veloce FastPath,可以解决复杂SoC和系统设计中的关键系统级验证难题

- 2017年,西门子EDA宣布推出Veloce Strato硬件加速仿真平台,被称之为“五年以及更长远的未来,在硬件加速仿真发展路线上具有战略性里程碑式的产品。” 该产品完全加载时容量可达2.5BG,总吞吐量提高了5倍,可见性时间加快了10 倍,编译时间加快了3倍,以及协同模型带宽提高了3倍。

- 2021年4月,西门子EDA发布一系列Veloce硬件辅助验证系统新产品,包括:用于虚拟平台/软件激活验证的Veloce HYCON(HYbrid CONfigurable);具备可扩展至150 亿门电路的总处理容量的硬件仿真器Veloce Strato+;适用于企业和桌面的多功能原型验证系统Veloce Primo/Veloce ProFPGA。按照西门子 EDA方面的说法,“该系统将虚拟平台、硬件仿真和FPGA原型验证技术融于一身,是业内首个完整的集成式解决方案,为应用硬件辅助验证的新方法奠定了坚实基础。” 

赋能中小用户

硬件辅助验证的重要性日益凸显,也使得如今的硬件辅助验证系统呈现“三足鼎立”之势,包括Siemens EDA的Veloce,Synopsys的Zebu以及Cadence的Palladium/Protium。

凌琳表示,三家硬件仿真平台各具特色,而虚拟化、大容量和APP多样性则是Siemens EDA一直以来的核心竞争力。他同时指出,大型芯片设计公司会根据自己芯片设计需求和方向,选择不同供应商的验证系统。但对中小型企业而言,无论是从技术还是资金角度来看,单一平台化解决方案更适合。

“这种平台化的无缝管理验证周期方法,更强调在验证周期的早期阶段去运行市场特定的实际工作负载、框架和基准测试,以进行功耗和性能分析。”凌琳认为,通过这样的方式,客户可以在开发初期构建虚拟的SoC模型并进行整合,在Veloce Strato+上运行实际的固件和软件,从而深入了解硬件的最低层。随后,客户可以将相同的设计转移到Veloce Primo中,以更接近实际系统的速度运行,藉此验证软件/硬件接口并执行应用程序级软件。

考虑到中小型IC设计公司,尤其是创业公司,在资金投入方面比较谨慎,没有能力承担高成本的EDA工具,对开发工具的更新换代也并不频繁的现状,Cadence一方面选择通过云或者租赁的形式提供服务,另一方面,在机架硬件结构上也采取了灵活的配置方式。

“中小用户完全可以从自身实际出发,购买机架1/3或是1/2的功能,就能实现至少2亿门以上的验证规模。如果只是做AIOT方面的设计,普通的软件仿真就可以解决,并不需要Palladium Z2/Protium X2这样的工具。”张永专说。

责编:Luffy Liu

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邵乐峰
ASPENCORE 中国区首席分析师。
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