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IME 采用TSV技术,3D芯片堆叠突破四层

时间:2021-07-25 作者:综合报道 阅读:
据Tom’s Hardware报道,新加坡科技研究局(A*STAR)旗下微电子研究院Institute of Microeletronics(IME)的研究人员刚刚实现了一项技术突破,实现了多达四个半导体层的堆叠。与传统的二维制造技术相比,可以节省50%的成本,该技术可能会用于未来的CPU和GPU上,或许真正的新一代3D芯片堆叠就在眼前。
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随着半导体工艺技术的研发愈加困难,想突破更先进的工艺变得相当不容易。且不说英特尔在14nm工艺节点徘徊了很久,想进入10nm以下区域估计也要费不少周折,即便处于领先地位的台积电(TSMC),近期也传出3nm工艺延期的消息,至于台积电身后的追随者三星,似乎也不是特别顺利。

既然工艺技术提升受阻,或者要换个方式来提高未来芯片的性能了,也许3D堆叠技术是一种选择。据Tom’s Hardware报道,新加坡科技研究局(A*STAR)旗下微电子研究院Institute of Microeletronics(IME)的研究人员刚刚实现了一项技术突破,实现了多达四个半导体层的堆叠。与传统的二维制造技术相比,可以节省50%的成本,该技术可能会用于未来的CPU和GPU上,或许真正的新一代3D芯片堆叠就在眼前。

相比此前台积电和AMD的SRAM堆叠技术,IME的这项新技术更进一步。在AMD展示采用3D堆叠技术的Ryzen9 5900X处理器的原型设计里,基于台积电无损芯片堆叠技术的产品只有两层,第一层是Zen 3架构的CCX,第二层是96MB的SRAM缓存。IME的研究人员则展示了另外一种工艺,通过TSV(硅通孔技术)成功键合(wafer bonding)了四个独立的硅层,允许不同模具之间通信。

具体做法是第一层半导体层的面朝第二层,第二层也面向第一层。第二层半导体层的背则朝第三层的背,第三层的面又朝向第四层的面。半导体层结合后,IME 透过专门设计路径蚀刻“压紧”,最终藉 TSV 整合使电流数据流过。

这样的技术带来的好处是显而易见的,可以允许芯片由不同工艺的组件在不同晶圆中制造,在近期英特尔的演讲中可以感觉到,新芯片的设计上已经往这方面的思路发展了。这样的堆叠当然也会带来其他的问题,就如许多人所想的那样,虽然芯片效率提高了,但要面对散热问题,所以会看到许多奇特的、直接用在芯片上的散热技术开始浮现。

就如《电子工程专辑》日前报道的,一种在芯片中直接蚀刻出水道的“片上水冷”散热方式。

利用融合/混合键合技术实现两层以上多层W2W堆栈的能力对于下一代产品至关重要。这包括各种应用,例如行动运算、高性能运算和绘图运算,都需要具有成本效益的3D整合技术。

3D整合、TSV制程和多晶圆熔接技术的突破,将使组件制造商能够更有效地整合具有高附加价值的3D产品。对于设备制造商、设备供货商和材料供货商而言,这一发展将意味着具有更低成本3D DRAM和制造的新商机。

责编:Luffy Liu

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