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中科院微电子器件与集成技术重点实验室7篇论文入选IEDM 2021大会

时间:2022-01-18 01:42:33 作者:中科院微电子所 阅读:
中科院微电子器件与集成技术重点实验室7篇学术论文入选,研究成果覆盖了阻变存储器、铁电器件存储器、IGZO 随机动态存储器DRAM、器件物理与模型等多项学术前沿领域,这是重点实验室连续8年在IEDM大会上发表论文。
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近日,第67届国际电子器件大会(IEDM 2021)以线下线上混合的形式召开。微电子器件与集成技术重点实验室7篇学术论文入选,研究成果覆盖了阻变存储器、铁电器件存储器、IGZO 随机动态存储器DRAM、器件物理与模型等多项学术前沿领域,这是重点实验室连续8年在IEDM大会上发表论文。其中,关于“忆阻器存算一体化芯片设计”论文成为邀请论文,“铁电调控反铁电的存储器”论文获选Top Ranked Student Paper,“CAA新结构的2T0C DRAM”论文获选Highlight Paper和Top Ranked Student Paper。 

阻器基脑启发计算的器件-电路-系统跨层次协同设计研究 

人工智能、大数据以及物联网等应用呈现爆发性增长,其对于硬件的算力与能效都提出了全新的挑战。基于脑启发的计算系统有望突破目前冯式架构面临的存储墙瓶颈,成为目前学术界和工业界共同聚焦的前沿热点。 

在IEDM 2021上,刘明院士作了题为“Enabling RRAM-Based Brain-Inspired Computation by Co-design of Device, Circuit, and System”的邀请报告,总结了目前突破存储器瓶颈的主要技术路线(图1),介绍了忆阻器(RRAM)作为脑启发计算平台的主要优势、发展现状及关键挑战,进一步探讨了容忍器件非理想因素的新型突触阵列结构、低功耗神经元电路、面向人工及脉冲神经网络高效处理的忆阻器存算一体化芯片设计(图2a),展望了未来忆阻器脑启发计算芯片的发展趋势及重要技术路线(图2b),为该领域的发展提供了具有价值的参考。 

图1. 目前突破存储器瓶颈的主要技术路线

图2. (a)基于不同计算方式的RRAM脑启发计算芯片及其,(b)发展现状与未来趋势 

基于RRAM闪烁噪声的随机计算芯片研究 

随机计算(Stochastic Computing, SC)是一种新型计算范式,具有低硬件消耗、高容错性和无内存瓶颈的优点。由于应用于随机计算的熵源可靠性和自相关性问题,基于RRAM的SC芯片还未得到详细研究。 

针对上述问题,微电子重点实验室科研人员首次在28nm HKMG CMOS平台上制作了基于RRAM闪烁噪声的128Kb SC芯片。在器件层次,系统比较了MOSFET、FinFET和RRAM中的闪烁噪声,RRAM显示出最高的闪烁噪声密度,确保SC应用的准确性。在阵列层次,提出了新的优化编程方案调制噪声密度,获得了高度可靠的闪烁噪声。利用概率调制真随机数发生器电路实现了自相关接近为0的随机比特流。通过使用该SC芯片,测试的边缘检测应用实现了极低的错误率(3.13%@128BSL)。该研究成果以题为“A 128Kb Stochastic Computing Chip based on RRAM Flicker Noise with High Noise Density and Nearly Zero Autocorrelation on 28-nm CMOS Platform” 入选2021 IEDM。龚天成博士为第一作者,硕士生胡乔为共同一作,杨建国副研究员和许晓欣副研究员为通讯作者。  

图3. 基于28nm RRAM的随机计算系统的测试芯片

基于3D NbOx阵列的统一硬件安全解决方案研究 

由于信息技术的快速发展和互联设备的扩展,物联网时代对轻便、节能的安全平台的需求更加迫切。但现有的统一TRNG和PUFs技术存在大面积开销、能耗高和scaling性能不理想等问题。 

针对上述问题,微电子重点实验室研究人员首次提出了一种基于3D NbOX 阈值切换(TS)阵列的统一TRNG和PUF,以提高集成效率。动态TS变化和静态泄漏电流失配分别被用于TRNG和PUF的熵源。该TRNG在2.0 V下具有0.75 pJ/Bit的超低能耗,并具有出色的抗功率噪声攻击能力。该PUF具备高单位面积秘钥密度(2F2/Bit)、低误码率(1.35%)和对机器学习攻击的出色抵抗力。该研究成果为低成本安全集成系统提供了一个优秀的硬件解决方案,并以题为“Unified 0.75pJ/Bit TRNG and Attack Resilient 2F2/Bit PUF for Robust Hardware Security Solutions with 4-layer Stacking 3D NbOx Threshold Switching Array”入选2021 IEDM。博士生丁庆婷为第一作者,杨建国副研究员为通讯作者。  

图4. 动静态熵源提取方案

图5. 统一硬件安全方案硬件系统 

基于铁电调控反铁电的多值非易失存储器研究 

铪基铁电场效应晶体管(FeFET)由于其优秀的等比例缩小能力有望用于下一代高密度嵌入式非易失存储器。但随着面积逐渐缩小,晶粒随机性引起的阈值波动甚至状态交叠成为阻碍FeFET发展的关键可靠性问题。 

针对该问题,微电子重点实验室科研人员提出一种铁电调控反铁电的解决方案。计算及实验结果表明,利用铁电层的极化调控,可在反铁电层产生双向可调的内建电场,实现稳定的2bit非易失存储。科研人员利用动力学蒙特卡洛模拟验证了器件在面积极限微缩情况下依旧具有很好的器件随机性控制能力。这研究成果为先进节点下的高密度存储提供了新思路,并以题为“Improved Multi-bit Storage Reliability by Design of Ferroelectric Modulated Anti-ferroelectric Memory”入选2021 IEDM,同时获选Top Ranked Student Paper。博士生徐彦楠为第一作者,毕津顺研究员和罗庆副研究员为通讯作者。  

图6. 铁电调控反铁电存储器方案及其状态切换过程示意图

图7. 动力学蒙特卡洛仿真结果展现了器件在面积缩小时的多值存储优势

CAA新结构的2T0C DRAM研究 

DRAM是存储器领域最重要的分支之一。基于铟镓锌氧(IGZO)晶体管的2T0C-DRAM有望克服传统1T1C-DRAM的微缩挑战。但目前相关研究都是基于平面结构,形成的2T0C单元(~20F2)比相同特征尺寸下的1T1C单元(6F2)大很多,缺少密度优势。 

针对IGZO-DRAM的密度问题,李泠研究员团队联合华为/海思团队首次提出了新型的垂直环形沟道器件结构(Channel-All-Around, CAA)。该结构有效减小了器件面积,且支持多层堆叠,通过将上下两个CAA器件直接相连,每个存储单元的尺寸可减小至4F2,使IGZO-DRAM拥有了密度优势。团队实现了50nm沟长的CAA IGZO FET,其开态电流大于30μA/μm,关态电流小于1.8×10-17μA/μm,同层相连的2T0C单元可以达到300s的保持时间。该研究成果将推动IGZO晶体管在高密度DRAM领域的应用,并以题为“Novel Vertical Channel-All-Around(CAA) IGZO FETs for 2T0C DRAM with High Density beyond 4F2 by Monolithic Stacking”入选IEDM 2021,同时获选Highlight Paper和Top Ranked Student Paper。微电子所博士生段新绿为第一作者,华为/海思黄凯亮博士为共同一作,耿玓副研究员和李泠研究员为通讯作者。  

图8. 沟道长度50nm的CAA IGZO FET器件的转移曲线及截面电镜图 

图9. CAA IGZO 2T0C电路及retention测试结果    

先进节点器件紧凑模型及可靠性研究 

随着技术节点的推进,全栅器件(Gate-All-Around FET)将成为5nm以下节点主流逻辑器件结构之一。但国际上关于先进制程的全栅工艺器件紧凑模型开发面临系统软件和体系结构方面协同设计的诸多挑战,如栅/栅介质/沟道材料结构无序与量子限制耦合效应鲜有提及、高性能全栅晶体管设计及性能退化描述、新型器件集成的可靠性分析等。 

面对这些挑战,微电子重点实验室联合集成电路先导工艺研发中心,开发出了厚度小于6纳米的全栅工艺器件紧凑模型,解决了量子限制效应难以引入传统模型的问题。该模型可以准确描述沟道内部偏移表面的载流子浓度分布和器件有效栅电容降低的效应,并通过TCAD与实验结合验证了N和P型全栅晶体管模型的准确性。因模型包含沟道几何关键参数,通过提取沟道材料尺寸工艺参数涨落的分布,准确预测出开启电压10-20 mV的波动偏移幅度。该工作可以为全栅工艺器件异质集成仿真提供有力的模型支持,并以题为“Geometric Variability Aware Quantum Potential based Quasi-ballistic Compact Model for Stacked 6 nm-Thick Silicon Nanosheet GAA-FET”入选2021 IEDM。直博生黄施捷为第一作者,吴振华研究员为共同一作,汪令飞副研究员和李泠研究员为通讯作者。  

图10. 四堆层全栅场效应晶体管结构示意,载流子分布,TEM图 

图11. 模型与仿真数据对比   

应用于长存储时间DRAM单元中的纳米级a-IGZO TFT紧凑建模 

纳米级小尺寸的a-IGZO TFT由于其超低的泄漏电流以及对低温工艺的兼容性,可满足DRAM设计的对高密度、低功耗日益增长的需求。但经典的非晶氧化物半导体器件模型是在一个无限大平面下的无序系统中发展起来的,不适用于目前集成电路设计中对尺寸缩放到纳米量级的需求。 

微电子重点实验室科研人员针对小尺寸非晶IGZO薄膜晶体管建立了一个基于表面势的紧凑模型,对纳米量级的无序传输进行了有限尺寸的修正。利用有限尺寸系统的连续子网络导出了模型中的渗流机理,并在超小尺寸(~12 nm以下)条件下,提出了一种特殊的多通道链渗流传导,显示出与温度相关的幂律依赖关系。基于上述传输特性,该模型适用于500 nm ~ 12 nm的器件。考虑到短沟道效应、接触电阻以及工艺变异性的影响,可准确、真实地预测出电路的性能。此外,科研人员还探讨了沟道长度、栅介质层厚度以及相关无序参数(例如,特征温度或缺陷态载流子浓度等)对一个2T0C的DRAM单元保持时间的影响。该研究成果以题为“A New Surface Potential and Physics Based Compact Model for a-IGZO TFTs at Multinanoscale for High Retention and Low-Power DRAM Application”入选2021 IEDM。博士生郭婧蕊为第一作者,汪令飞副研究员和李泠研究员为通讯作者。  

图12. 器件结构、光学图像以及载流子传输路径示意图    

背景介绍: 

国际电子器件大会(IEEE International Electron Devices Meeting,IEDM)是集成电路器件领域的顶级会议,在国际半导体技术界享有很高的学术地位和广泛的影响力,被誉为“器件的奥林匹克盛会”。该会议主要报道国际半导体技术方面的最新研究进展,是著名高校、研发机构和产业界领先企业如英特尔、IBM、TSMC等报告其最新研究成果和技术突破的主要平台之一。集成电路领域的许多重大技术突破都是通过该会议正式发布的。 

相关链接:https://www.ieee-iedm.org/

责编:Luffy
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