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AI芯片的价值链

时间:2022-04-25 17:21:24 作者:顾正书 阅读:
作为一个新兴的半导体市场,AI芯片的产业链涉及多个价值节点,其中有一些是高性能处理器芯片所共用的,但也有AI芯片所独有的价值链节点。从半导体产业的角度来看,AI芯片价值链包括风险投资(VC)、技术人才(Talent)、芯片设计工具(EDA)、IP/Chiplet、晶圆代工(Foundry)以及封装测试(OSAT)
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自从上世纪50年代人工智能(AI)出现以来,AI的发展已经取得了极大的进步,但真正的技术突破和AI应用爆发还是最近10年的事。从2012年开始,AI开发者开发出复杂的机器学习(ML)算法,尤其是深度学习(DL)算法,借助GPU及AI硬件来处理大量的数据集,处理效率和准确度都得到了极大提升。

根据麦肯锡的一份有关AI技术及半导体价值的报告,要实现高效而准确的AI训练和推理,需要九层AI技术堆栈(见下图),其中最底层的硬件加速器可以实现高能效的并行处理,涉及处理器、内存、储存和网络方面的芯片。目前,执行AI加速的处理器仍然以GPU为主,虽然CPU、FPGA和ASIC也有各自特定的AI应用优势。

九层AI技术堆栈,其中硬件加速器提供AI训练和推理所需要的算力。(来源:McKinsey)

据麦肯锡研究报告预测,AI 芯片将是半导体产业在未来20 年内最佳的应用市场机遇。在其它科技领域,芯片通常只占整个技术价值链10%的价值。但在AI领域,芯片将从整体人工智能的技术价值链中获得40~50%的价值。AI芯片已经成为半导体增速最快的细分市场之一,预计到2025年全球AI芯片市场将达到100亿美元的规模,现已成为国际芯片厂商、互联网巨头和初创公司争相角逐的前沿阵地。

作为一个新兴的半导体市场,AI芯片的产业链涉及多个价值节点,其中有一些是高性能处理器芯片所共用的,但也有AI芯片所独有的价值链节点。从半导体产业的角度来看,AI芯片价值链包括风险投资(VC)、技术人才(Talent)、芯片设计工具(EDA)、IP/Chiplet、晶圆代工(Foundry),以及封装测试(OSAT)。下面我们将逐一阐述每个环节的价值。

VC

从AI爆发中获益最大的当数英伟达,其GPU至今仍是全世界绝大多数数据中心AI加速的首选。英特尔和并购赛灵思之后的AMD也都在加大数据中心AI训练/推理及边缘计算AI推理方面的资源投入。作为云端AI加速最大的应用场合,云计算平台服务商都在开发和部署各自的AI芯片和AI加速器。Google基于特定域(DSA)架构的TPU已经发展到第四代,据称其第五代TPU将能够利用AI自动进行芯片布局设计。AWS自研的高性能机器学习推理AI芯片Inferentia也已经批量部署到AWS EC2中。

再看国内AI芯片市场,阿里平头哥于2019年发布的数据中心AI推理芯片含光800基于自研架构,采用12nm工艺,集成170亿晶体管,性能峰值算力达820 TOPS,主要应用于阿里云服务平台。从百度独立出来的昆仑芯科技开发的R系列昆仑芯2代芯片是第二代云端通用AI推理处理器,基于Arm处理器平台,采用XPU-R架构和7nm先进工艺,算力达到256 TOPS@INT8;128 TFLOPS@ XFP16/FP16。该芯片及加速卡已经在百度搜索引擎等广告等业务平台中部署超过2万片。

除了半导体和互联网巨头外,风险投资也纷纷在AI芯片赛道布局。据统计,截止2022年1月,2021年国内AI芯片相关领域的融资共计92起,总金额约300亿人民币。下表列出了2021年国产AI芯片初创公司的融资情况。

2021年中国AI芯片公司VC投资情况。(来源:亿欧智库)

获得融资的AI芯片公司超过25家,其中多家公司获得多轮融资,比如专注于云端AI推理芯片的瀚博半导体分别在4月和12月完成A轮和B轮融资,累积融资金额超过21亿元;地平线从1月到6月完成从C1轮到C7轮的融资,总额高达15亿美元;昆仑芯融资金额20亿元;燧原科技融资金额18亿元;芯驰科技融资金额近10亿元。

技术人才

工信部人才交流中心发布的数据显示,人工智能不同技术方向岗位的人才供需比均低于0.4(人才供需比=进入该岗位的人才意向数量/岗位需求数量),其中AI芯片岗位人才供需比为0.32;机器学习、自然语言处理等技术人才供需仅0.2;而更为专业细分的智能语音、计算机视觉的人才供需比低至0.09。

AI领域和半导体领域的人才都比较短缺,而融合AI和芯片设计的分支领域更是急缺技术和设计人才。我们以“中国AI芯片第一股—寒武纪”为例,来看一下AI芯片设计公司都需要哪类技术人才。

  • 芯片类:芯片设计工程师、芯片验证工程师、智能芯片(架构/设计)研究员、数字芯片设计工程师(DFT/综合/时序)、数字芯片设计工程师(逻辑设计/SOC设计)、芯片后端工程师、逻辑验证工程师、ESL建模工程师、处理器开发工程师、前端CAD工程师、SRAM版图工程师
  • 硬件类:SPICE Model工程师、工艺工程师、固件开发工程师、芯片应用工程师、封装设计工程师、自动化测试开发工程师、SIPI工程师
  • 软件类:分布式训练研发工程师、深度学习图编译器工程师、AI平台研发工程师、高性能机器视觉库软件开发工程师、AI高性能计算库研发工程师、AI应用工程师、工程效率研发工程师、编译器研发工程师、计算机视觉软件工程师、虚拟化研发工程师、软件测试开发工程师、系统软件开发工程师、深度学习框架研发工程师、性能优化工程师
  • 算法类:高性能深度学习库开发工程师、媒体算法工程师、深度学习算法研究员、AI/算法技术研究员(博士后)
  • 智能驾驶类:芯片、软件和算法方面的工程师。

国内AI芯片设计初创公司的创始团队大都拥有英伟达、AMD和英特尔等全球高性能处理芯片巨头的工作经历,而一家融资过亿元的AI芯片公司的钱主要就是花费在技术研发人才的工资和福利待遇上,虽然芯片流片也花费不菲。经常有媒体报道芯片设计工程师的工资高达百万元,就连刚出校门的毕业生工资都达到40多万。这么高的工资待遇是不正常的,但市场供需就是这样也不得不接受。

国内大学开始设立集成电路学院和学科,但从头培养需要时间,有经验的研发工程师更需要实际设计的实践才行。芯片设计公司融资难,但拿到钱后招人更难。国内AI芯片公司去台湾、美国和欧洲招人,去国际芯片公司挖人,以及相互之间挖墙脚,自然也就不足为怪了。

EDA

芯片的前端设计、验证和仿真,以及后端的物理设计,都离不开EDA工具。据Global Industry Analysts(GIA)最新发布的EDA工具报告统计预测,全球EDA工具市场规模2020年约有91亿美元,2021年约为99亿美元,预计到2026年将增长到149亿美元,从2020到2026的年复合增长率(CAGR)为8.7%。2021年,美国市场约有18亿美元,占全球EDA市场的19.5%。中国市场的增长率为9.8%,预计到2026年将达到28亿美元。

多年来,全球EDA市场一直被EDA三巨头所统治,中国市场也不例外。EDA可谓是半导体这个皇冠上的明珠,只有100亿美元规模的EDA却驱动着5000亿美元规模的全球半导体产业。鉴于其高度集中的技术和智力含量,以及其重要的“咽喉要塞”地位,EDA也成了美国限制中国先进半导体发展的“卡脖子”武器。

半导体业界人士都知道EDA全流程的重要性,但国内EDA公司很少能够覆盖设计和验证全流程,大部分还是在“点工具”上突破,然后再往外拓展。像华大九天、概伦电子、国微思尔芯,以及芯和半导体等国产EDA厂商都在各自擅长的EDA流程上深耕多年,同时开始借助资本市场融资或上市,以便为快速增长和长远发展奠定坚实的基础。

最近几年有50多家本土EDA初创公司进入市场,我们以“合见工软”为例来看一下国产EDA的技术水平、解决棘手问题的能力及未来发展潜力。2021年3月投入运营的合见工软由武岳峰资本创始人潘建岳担任董事长,原Cadence 副总裁、中国及东南亚区总经理徐昀和原Synopsys Fellow、研发副总裁郭立阜担任联席总裁,员工超过400人。合见工软拥有强大的投资人团队,除了武岳峰科创、国家集成电路产业投资基金(“国家大基金”)、红杉资本、中国互联网投资基金外,合见工软的股东还包括联发科、韦尔股份、闻泰科技、澜起科技、瑞芯微、卓胜微、中兴通讯、华勤通讯等领先的芯片设计公司及其关联基金。到目前为止,合见工软融资近20亿元。

AI芯片大都采用先进工艺节点(16nm以下至5nm,甚至3nm)。随着芯片规模、集成度及设计复杂度的大幅提升,芯片设计、封装设计到系统设计的各个环节都对EDA工具提出了更高的要求。因此,先进的EDA解决方案是确保并加速AI芯片成功实现的强大支撑。合见工软着眼于数字验证全流程覆盖和系统级电子设计的EDA解决方案布局,已经陆续发布和规划了多款EDA产品以满足AI芯片的开发需求,其中包含原型验证系统、数字仿真器、验证效率提升平台、协同设计环境,以及设计数据管理平台等。

  • 原型验证系统是AI芯片数字验证必不可少的EDA工具。合见工软的原型验证系统除了具备超大容量、高性能和缩短芯片开发周期等特点,还可以支持不同场景下不同硬件平台的自由切换,可以执行应用软件驱动的系统级验证、性能和调试并重的软硬件系统验证、仿真加速、虚拟原型、混合仿真验证等任务。已经发布的UVAPS-VU19P还提供了丰富的接口子卡,以适配各种接口验证,提供充足的互联通道;同时,它还能够配合深度调试方案,缩短测试周期,加快AI芯片上市。该产品采用Xilinx VU19P FPGA,适用于大规模ASIC原型验证及SoC开发,容量高达46亿门,可灵活堆叠,以满足超大规模原型验证需求。

  • 数字仿真器是数字验证解决方案的核心引擎。合见工软已发布的数字仿真器产品(UVS)利用业界领先的编译及运行性能提升技术,可为客户设计提供可靠的数字验证运行环境。该产品支持业界标准的Verilog、System Verilog以及UVM验证方法,且支持通过DPI进行混合协同仿真。为便于产品快速升级迭代,该仿真器基于组件式设计,支持用户需求定制化,也可以分布式实施与云部署。此外,UVS采用处理器架构原生目标代码生成方式和高性能约束求解引擎等先进技术,可将仿真容量提升到数亿门级的设计规模。
  • 合见工软正在逐步建立完善的数字验证生态体系,其中“验证效率提升平台”是一套完整的方法学、工具与解决方案的有机集成,可帮助AI芯片设计公司有效缩短产品开发周期。该平台可帮助用户精确对齐项目实施需求,从初期的验证计划制定、对所有验证任务的整体规划,到计算资源的高效分配与管理,再到对项目进度及覆盖率目标的精确追踪管理,并最终提供直观有效的分析报告,实现对验证计划的闭环迭代,进而从不同维度提升整体验证效率。另外,在验证过程中还可以对问题进行快速定位,这也是保证验证效率的必备组件。

  • AI芯片大都采用先进封装技术。先进封装设计与传统封装设计存在较大差异,除电磁场、热、应力等问题以外,使用传统设计工具或方法无法应对协同设计上的挑战。合见工软针对这一痛点发布的协同设计环境(UVI)采用了业界首创的系统级网络连接检查技术,可在同一设计环境中导入各种格式的IC、Interposer、Package和PCB数据,并支持设计数据的灵活操作。UVI能够基于物理、图形和数据等信息,根据不同应用需求,自动产生系统级互连关系网表、互连错误信息、网络断开类型及互连叠层信息等关键报告。此外,UVI在处理大规模互连管脚数据时非常迅速,无论是命名一致性检查、链路通断检查还是管脚缺失互连检查,对于100万Pin的规模都可以在8秒内完成,并且可以支持一对多Pin的基于面积算法的互连检查。开发人员利用UVI工具可以简化设计流程、提升工作效率、提高设计质量、精准定位设计错误,并覆盖所有节点和网络的检查。

除了合见工软外,很多国产EDA公司的产品也都获得了市场认可和客户验证,比如杭州行芯的Signoff工具链,鸿芯微纳的布局布线工具软件。EDA这一利基市场的本土厂商将对中国半导体产业的长远发展创造巨大价值。

IP/Chiplet

现在的高性能AI芯片大都是采用异构集成、芯粒(Chiplet)和先进封装的系统级芯片。除了微处理器内核、GPU、高速网络互联NiC和eFPGA等高性能IP外,AI芯片设计越来越多开始集成类似乐高积木的Chiplet。英特尔、AMD、TSMC、三星、Arm等最近联合发布统一的Chiplet接口标准Universal Chiplet Interconnect Express (UCIe)。

UCIe是一种开放的行业标准互连,可在芯粒(Chiplet)之间提供高带宽、低延迟、高能效且具有成本效益的封装连接,它解决了跨越云端、边缘、企业、5G、汽车、高性能计算和移动设备的整个计算领域对计算、内存、存储和连接的增长需求。UCIe 可支持来自不同厂家芯片的集成,包括不同的晶圆厂、不同的设计和不同的封装技术。

芯粒的封装集成能够以快速且经济高效的方式提供定制解决方案。例如,不同的应用可能需要不同的算力,但却采用相同的内核、内存和I/O,如上图所示。芯粒技术还可以根据功能需求选择最适合的芯粒进行封装,比如内存、逻辑、模拟和一起封装的光学器件都需要不同的工艺,这些不同工艺的芯粒可以封装在一起。由于封装走线较短并可以提供密集布线,高带宽存储器(HBM)访问等应用就可以实现封装集成。

Chiplet对于AI芯片的发展会有积极的影响,主要体现在以下几个方面:

  • 工艺选择灵活性

Chiplet封装模式的最大优势之一就是在一个系统里可以集成多个工艺节点的芯片,因此可以支持AI芯片的快速开发,并降低设计实现成本。在目前的单芯片设计模式下,系统只能在一个工艺节点上实现。而对于很多功能来说,使用成本高、风险大的最新工艺即没有必要又非常困难,比如一些专用加速功能和模拟设计。采用Chiplet模式,AI芯片开发商在做整体系统设计的时候则有了更多的选择。对于追求性能极致的功能模块,比如高性能CPU,可以使用最新工艺。而其它特殊的功能模块,比如存储器、模拟接口和一些专用加速器,则可以按照需求选择性价比最高的方案。

Chiplet对于AI芯片初创公司的快速发展尤其有利。AI加速本身就是一个DSA(专用域架构),其架构本身就是专门为特定运算定制的,具有很高的效率,即使选择差一两代的工艺也可以满足很多应用场景的要求。但目前大多初创公司都面临工艺选择的困境,如果选择先进工艺,可能一次投片就需要数千万元。如果不选最新工艺,好像就输在了起跑线上。如果Chiplet模式可行,工艺选择就会更加理性,工艺虽不是最新但性价比最好的Chiplet会让所开发的AI芯片更有竞争力。

  • 架构设计灵活性

以Chiplet构成的系统可以说是一个“超级”异构系统,可以为传统异构集成SoC增加新的维度,至少包括空间维度和工艺选择的维度。首先,先进的集成技术在3D空间的扩展可以极大提高芯片规模,这对AI算力的扩展和成本的降低有很大好处。第二,结合工艺灵活性,可以在架构设计上有更合理的功能/工艺权衡,有利于AI SoC或者AIoT芯片更好的适应特定应用场景的需求。第三,系统的架构设计,特别是功能模块间的互联,有更多优化的空间。在当前的AI芯片架构中,数据流动是主要瓶颈。虽然HBM可以在一定程度上解决处理器和DRAM之间的数据流动问题,但价格过于昂贵。对于云端AI加速,Host CPU和AI加速芯片之间,以及多片加速芯片之间的互联,目前主要通过PCIe、NvLink或者直接用SerDes等。如果采用Chiplet方式,则是裸片之间的互联,带宽、延时和功耗都会有很大的改善。最后,目前的片上网络NoC是在一个硅片(2D)上的,而未来的NoC则可以扩展到硅片之间,特别是和Active Interposer结合,就可能构成一个3D网络,其路由、拓扑及QoS都可以有更大优化空间。

  • 商业模式灵活性

在传统的IP供应商和芯片开发商之外,Chiplet提供了一个新的选择。对于目前的AI芯片厂商来说,要么聚焦在AI加速部分,以IP形式或者外接硬件加速芯片的形式提供产品,要么走垂直领域,做集成AI加速功能的SoC。对于前者来说,Chiplet可以提供一个新的产品形式,增加潜在的市场应用,或者拉长一代产品(工艺)的生命周期。对后者来说,可以直接集成合适的AI chiplet而不是IP,从而大大节省项目开发的时间。因此,可以预见,AI Chiplet会成为AI硬件复用和集成的重要形式。

采用芯片设计平台即服务(Silicon Platform as a Service, SiPaaS)模式的芯原微电子提出芯粒平台服务(Chiplet as a Platform)的理念,从实现IP芯粒化 (IP as a Chiplet)进一步提升至实现芯粒平台化 (Chiplet as a Platform),将为客户提供更加完备的基于Chiplet的平台化芯片定制解决方案。该公司去年开发的高端应用处理器平台采用Chiplet架构设计,从定义到流片返回仅用了12个月的时间。此外,这个高端应用处理器平台还集成了芯原的很多IP,包括神经网络处理器NPU、图像信号处理器ISP、视频处理器VPU、音频数字信号处理器和显示控制器等。芯原计划今年在其高端应用处理器平台的基础上,进一步推进Chiplet技术和项目的产业化,主要面向手机、平板电脑、笔记本电脑等应用,同时还适用于自动驾驶应用。

在微处理器内核IP方面,AI芯片大都采用高性能的Arm Cortex A系列处理器内核,最近两年基于RSIC-V内核的AI芯片设计也开始多起来(特别是边缘AI)。针对中国市场和客户,安谋科技除了继续提供Arm微处理器系列IP外,还自主研发推出了XPU系列智能数据流计算平台,包括“周易”NPU、“星辰”CPU、“山海”SPU以及“玲珑”ISP和VPU处理器产品线。安谋科技董事长兼总经理吴雄昂表示,该公司将采用兼容Arm架构CPU +自研架构XPU的‘双轮驱动’战略,继续在自研架构智能数据流处理器和自主高性能处理器上充分发力,在智能汽车、边缘计算、数据中心、智能物联网、移动设备等各个领域全面支持中国半导体和科技产业的未来发展。这些应用领域都跟AI息息相关,自然AI芯片的设计也离不开XPU系列IP。

晶圆代工(Foundry)和封装测试(ATP)

AI芯片大都采用16nm或跟更为先进的晶圆工艺。2021年有多家国产AI芯片公司发布了采用7nm工艺的AI芯片,其中包括:昆仑芯2、寒武纪思元290、天数智芯GPGPU芯片BI、芯擎科技“龍鹰一号”智能座舱芯片SE1000,以及瀚博半导体SV102等。7nm工艺芯片的流片成本高达数亿元,而芯片能否量产及未来应用前景尚不明确,为什么这些AI芯片初创公司仍趋之若鹜呢?难道只是拿着投资人的钱玩竞跑游戏吗?

美国乔治城大学发布的一份AI芯片研究报告对采用不同工艺节点的AI芯片进行了经济效益分析,通过量化模型揭示出先进工艺芯片相比旧的工艺节点的性能、效率和成本收益。

具有5nm芯片相对数量晶体管的不同工艺节点芯片的成本对比。(来源:CSET at Georgetown University)

该分析模型基于这样的假设:一颗跟英伟达16nm Tesla P100 GPU裸片尺寸类似的服务器级别5nm芯片包含约907亿个晶体管(P100裸片面积为610平方毫米,集成了150亿个晶体管)。假如从7nm往前直到90nm工艺节点的芯片都包含跟5nm芯片同样的晶体管数量,每个工艺节点的芯片在设计、晶圆代工、封装测试和工作运行阶段的不同成本有什么差别呢?

  • 晶圆代工厂给IC设计公司的价格(折合到每颗裸片):5nm为238美元;7nm为233美元;16/12nm为311美元
  • IC设计公司的设计成本(假设芯片出货量为500万颗):5nm为108美元;7nm为110美元;16/12nm为136美元
  • 装配、测试和封装成本(折合到每颗芯片):5nm为80美元;7nm为78美元;16/12nm为92美元
  • 总生产成本(折合到每颗芯片):5nm为426美元;7nm为421美元;16/12nm为487美元
  • 每年运营能耗成本(折合到每颗芯片):5nm为194美元;7nm为242美元;16/12nm为404美元

研究人员从该成本分析模型得出两个结论:第一,在正常运营两年内,先进工艺(7/5nm)芯片的能耗成本就超过了其生产成本,采用旧工艺的芯片(10nm及以上)能耗成本增长更快。若综合考虑生产成本和运营成本,先进工艺芯片的成本效益是旧工艺芯片的33倍。

第二,对比7nm和5nm芯片,当正常运营使用8.8年时,二者的成本相当。这意味着,如果在8.8年以内更换芯片,7nm更划算。鉴于数据中心AI训练和推理所用的AI加速器大都是3年更换一次,单从成本效益来看7nm芯片比5nm更划算。

以上分析也许适用于面向数据中心AI训练和推理的高性能AI芯片,但对面向边缘计算和终端设备的AI芯片来说,未必合适。针对高性能计算和云端AI的国产AI芯片设计公司为数不多,大部分AI芯片公司都是面向边缘和终端应用市场,尤其是AIoT和智能安防应用场景。

责编:Steve
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  • 多谢指正,已经修改。
  • 文字的一个笔误:“芯片的前端设计、验证和仿真,以及后端的工艺设计,都离不开EDA工具”。应该是“后端的物理设计”
顾正书
ASPENCORE资深产业分析师。以深圳为坐标原点,扫描全球电子和半导体行业。专注于China Fabless和SoC设计细分市场的分析和学习,欢迎交流。
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