Chiplet能否成为一种新的IP产品和商业模式,甚至拯救摩尔定律的救星,关键就在于业界能否达成统一的Chiplet互联标准,建立起来一个开放和标准化的Chiplet生态。

以英伟达CEO黄仁勋为代表的fabless公司及其它半导体业界领袖认为,摩尔定律已经走到了尽头。而以英特尔CEO Pat Gelsinger和TSMC高管为代表的晶圆制造业领袖则认为,摩尔定律不但没有死,没有放缓,甚至在接下来的10-20年还会以更快的速度驱动芯片性能的提升及半导体产业的增长。到底谁对谁错?

有半导体业界专家总结出摩尔定律发展的三个阶段,分别是:

  • 第一阶段(1965-2005年):Dennard Scaling规律主导晶体管尺寸的缩小,单位面积的晶体管数量大约每隔两年翻倍,相应地芯片性能也翻倍;
  • 第二阶段(2005-2020年):通过扩展内核数量来提升芯片性能和尺寸,直到裸片尺寸达到现实上限;
  • 第三阶段(2020-?):通过新的半导体材料、Chiplet架构和先进封装(2.5D/3D)等技术在水平和垂直方向同时扩展,以延续甚至超越摩尔定律的发展速度。

一位半导体专家大胆预测,到2030年芯片容纳的晶体管数量将达到1万亿个。要实现这样的容量和性能,业界都将希望寄托在Chiplet和先进封装上了。

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Chiplet积木

半导体产业链的各个环节,从EDA和IP供应商、IC设计公司、晶圆制造和封装厂商,再到大学和科研机构,都在为延续摩尔定律而寻求新的突破。最近两年似乎出现了一个“救星”,就是像乐高积木一样的Chiplet(芯粒,或小芯片)。

基于Chiplet架构,芯片设计师可将不同功能和工艺节点的芯片通过2D或2.5D/3D的封装方式,异构集成在一起。此外,Chiplet架构还可以将数字、模拟或高频工艺的不同裸片集成到一起,甚至在设计中加入高度密集的3D内存阵列,比如高带宽内存(HBM)。这样,IC设计公司就可以将来自不同IP供应商的Chiplet像搭建LEGO积木一样,拼装出不同的芯片产品,从而以较低的成本开发出更强大的芯片。

Chiplet架构和理念对IP开发商也很有吸引力,因为他们可以根据自己的专长开发具有特定功能的标准化Chiplet,就像现在的IP一样授权给多家IC设计公司,从而最大化其专利技术的价值。据Omdia预计,Chiplet市场规模今年将达到40亿美元,而到2030年有可能增至1000亿美元。

问题是,这些Chiplet之间及其它类型的裸片之间如何实现高速数据传输?如果没有业界统一的通用互联标准,Chiplet积木只是梦想罢了。

一团乱麻(BoW)

高速数据传输一般采用串行数据链路协议,比如PCIe、Gen-Z、Omni-Path和NVLink等。然而,由于串行/解串行过程和数据负载传输的开销,串行链路在同样带宽下要比并行总线的延迟和功耗大。并行数据总线一般速度较低,比较适合芯片-芯片之间的互联,但需要较多的I/O数。要解决Chiplet互联问题,新的互联标准需要吸取串行和并行协议的优势,借助先进封装技术(比如interposer、embedded bridges和wafer-level fanout等)似乎可以实现这个目标。

很多来自半导体、计算机和云计算领域的企业及组织机构都在开发Chiplet互联标准,一些现有互联标准对比如下。

其中开放计算项目(OCP)发起的BoW和Intel提出的UCIe尤其值得关注,已经吸引很多高科技领域的头部企业积极参与和投入。下面我们主要介绍这两种互联标准,也可以见证Chiplet互联从一团乱麻到走向统一的过程。

Bunch of Wires(BoW)是一种适合Chiplet和芯片级封装(CSP)互联的简单物理接口架构,起初是针对数据中心计算、通信和网络需求的短距离互联解决方案,后来被OCP下属的开放特定域架构(ODSA)工作组采纳为用于连接同一封装内近距离裸片互联的接口协议。跟服务器板卡之间的互联不同,芯片封装内多个裸片的互联环境相对稳定,因为距离短,信号衰减小,因此互联设计可以比较简单。其实,BoW接口设计的初衷就是要实现低实施成本、兼容不同IC工艺节点,并可灵活支持各种封装技术凸凹间距,从而满足复杂芯片的低功耗、低延迟和高吞吐量要求。

据OCP/ODSA介绍,BoW应用于Chiplet互联时具有如下优势:

  • 比现有并行标准更高的数据速率;
  • 适用于传统的低成本压层衬底封装及更高密度的硅interposer封装;
  • 比采用传统的SerDes链路设计更容易实现(较低的数据传输率可以使用单端信号及更密集的线束);
  • 兼容混合凸凹间距的封装情况。

2018年,OCP与JEDEC联合起草了CDXML (Chip Data Exchange Markup Language)规范,定义了Chiplet互联的电气、机械和散热标准。这一针对2.5D或3D堆叠Chiplet设计的规范语言采用XML格式,并借鉴了多个现有JEDEC标准,包括JEP181散热标准和JEP30-P101电气/机械和I/O标准,以及IEEE 1687测试 和IEEE 2416电源模型标准。

统一Chiplet标准UCIe

在众多Chiplet互联标准中,由Intel提出的通用Chiplet互联标准(UCIe)在很短时间内就引起了业界广泛关注,目前来看最有希望成为业界统一的互联标准。UCIe是唯一具有完整裸片间接口堆栈的标准,其他标准都没有为协议栈提供完整裸片间接口的全面规范,大多仅关注在特定层。此外,UCIe不但支持有机衬底或层压板等传统封装,也可以支持2.5D和桥接等先进封装,如硅衬底、硅桥或再分配层(RDL)扇出等形式,预计未来还会支持3D封装。

UCIe协议栈本身有三层:

  • 最上端的协议层通过基于流量控制单元(FLIT)的协议实现,确保最大效率和最低延迟,并支持多个主流协议,包括PCIe、Compute Express Link(CXL),以及用户定义的流协议。
  • 中间的D2D适配层用于对协议进行仲裁与协商,以及通过裸片间适配器进行连接管理。基于循环冗余检查(CRC)和重试机制,该层还包括可选的错误纠正功能。
  • 最下面的物理层(PHY)规定了与封装介质的电气接口,是电气/模拟前端(AFE)、发射器/接收器以及边带通道(Sideband)在两个裸片之间进行参数交换与协商的层级。逻辑PHY可实现连接初始化、训练和校准算法,以及测试和修复功能。

UCIe协议栈示意图

UCIe协议具有如下优点:

  • UCIe的Sideband、DDR、Forward Clock设计使得UCIe单个应用场景下的模块设计复杂度相对更低,模块验证也更加容易;
  • UCIe传输时延和功耗更低、速率更高、BER更低,在功耗和性能的平衡方面做得比其他协议好;
  • 由于和PCIe/CXL的无缝对接,可以利用PCIe现有的强大生态,轻松地将板级互联扩展到封装内部;
  • UCIe不但支持PCIe向CXL的扩展,还支持用户自定义的Raw mode,一个D2D Adaptor 可持架接多个协议栈。

目前已经有不少国内厂商加入UCIe联盟,其中包括:阿里云、日月光、长电、华为、芯原、灿芯、芯耀辉、超摩科技、合见工软、芯和半导体、长鑫、牛芯、芯云凌、芯瑞微、芯来科技和奎芯等。

此外,由中国计算机互连技术联盟(CCITA)发起的Chiplet标准《小芯片接口总线技术要求》在中科院计算所、工信部电子四院和国内多个芯片厂商合作推动下,也已经发布。小芯片接口总线技术的体系架构见下图,主要包括数据链路层(Data Link Layer,DLL)、物理适配层(Physical Adaptation Layer,PAL),以及物理层(Physical Layer,PHY)等。

此标准列出了并行总线等三种接口,提出了多种速率要求,总连接带宽可以达到1.6Tbps,以灵活应对不同的应用场景以及不同能力的技术供应商。通过对链路层、适配层、物理层的详细定义,实现在小芯片之间的互连互通,并兼顾了 PCIe 等现有协议的支持,列出了对封装方式的要求。小芯片设计不但可以使用国际先进封装方式,也可以充分利用国内通用封装技术。

Chiplet造就一波IP新锐

无论IC设计公司、EDA和供应商、晶圆制造和封装测试厂商,纷纷拥抱Chiplet,原来采用BoW或其它互联协议的设计也开始转向UCIe。以EDA/IP供应商为例,EDA巨头都在积极与TSMC等晶圆代工厂商和封装厂商合作开展Chiplet相关技术开发;Synopsys和Cadence等接口IP供应商也都将Chiplet作为实现业务快速增长的契机。

Chiplet作为一种新型IP形式,必将推动一波新的IP开发热潮,造就一批IP新锐公司。其中有三家IP公司值得关注,下面我们逐一介绍。

Eliyan

这家由BoW架构发明人Ramin Farjadrad联合创办的Chiplet互联技术公司最近获得由Intel和美光领头的4000万美元投资,其Nulink互联架构和技术不但为OCP贡献了BoW标准协议,而且对Intel发起的UCIe标准也有不小的影响。

NuLink PHY技术可以为die-to-die (D2D)互联在各种封装衬底上提供功耗、性能和成本的最佳方案,因为这种PHY接口可以让不同的裸片直接在有机衬底上实现高速互联,而不必采用CoWoS、EMIB或硅interposer等昂贵的先进封装方式。基于NuLink架构的接口已经在14nm工艺节点上实现,其性能和商业化已经得到验证。其基于5nm工艺的新版本预计将于今年第二季度流片,在标准的有机衬底封装上可以实现最低2000Gbps/mm的边缘带宽性能。

此外,该公司正在开发的另一种技术NuGear专门针对2.5D/3D封装实现,可以让Chiplet与不同工艺的裸片(比如DRAM和SoI等)实现混搭。

Alphawave

这家在伦敦证交所上市的IP公司严格意义上已经不算初创公司,但其专注于数据中心市场的技术和商业策略更像是一家初创公司,去年收购SiFive的定制设计业务部门让其研发实力大增,公司员工已经超过700人,在美国、加拿大、以色列和印度都设有研发中心。该公司2021年的营收为9000万美元,2022财年的营收预计超过2亿美元。

互联接口IP市场老大Synopsys采用的是“One-Stop-Shop”模式,就是产品范围覆盖所有的接口IP类型和协议。而Alphawave则采用“Stop-for-Top”模式,就是只针对高性能接口IP类型和协议。其面向高性能计算市场的互联IP包括:针对CPU/GPU/FPGA的PCIe/CXL接口IP;针对400G/800G/1.6T Ethernet网络和交换的接口IP;针对存储器的HBM/LPDDR/DDR接口IP;以及针对2.5D/3D封装的Chiplet互联接口IP(包括UCIe、BoW和Open HBI等)。

根据IPnest的统计,这种高性能接口IP包括四种类型,分别是PCIe、DDR、Ethernet和D2D,其中D2D即裸片-裸片接口,也就是Chiplet互联接口。这些类型的接口IP总体市场增长在2022至2026期间将达到27% CAGR,其中D2D类别的接口IP增长更是高达72%。

从下图可以看出,D2D设计的接口IP市场增长将主要来自UCIe类型(红色曲线),预计今年约有3000万美元规模,到2026年将增至1.3亿美元。

Alphawave于2020年凭借PAM4 DSP SerDes接口IP产品确立了其在高性能接口IP市场的地位。通过收购又增加了定制设计和RISC-V产品,以及光电子通信产品。预计到2026年,高性能互联接口IP市场规模将达到20亿美元,该公司将成为这一细分市场的领导者。

奎芯科技

专注于接口IP和Chiplet互联技术开发的国产IP初创公司奎芯科技最近完成超亿元A轮融资,获得国产处理器内核IP开发商苏州国芯科技的战略投资。该公司自研的高速接口IP产品包括USB 3.2、PCIe 4.0、ONFI 5.0等,主要面向数据中心、汽车电子、物联网和消费类电子等领域。此外,该公司还与燧原科技等10家企业发起成立“数据中心XPU异构生态联盟”,共同打造智算中心异构融合算力底座。

该公司已经推出或正在开发中的IP产品如上图所示。奎芯科技营销副总裁唐睿博士在访谈中透露,今年将会聚焦在自研LPDDR 5X、ONFI 5.1和UCIe等核心IP,同时把握Chiplet带来的市场机遇,加速推动从IP到Chiplet产业的国产化进程。

结语

Chiplet能否成为一种新的IP产品和商业模式,甚至拯救摩尔定律的救星,关键就在于业界能否达成统一的Chiplet互联标准,建立起来一个开放和标准化的Chiplet生态。目前来看,UCIe有望成为业界统一的互联标准,加速Chiplet市场的发展,同时推动半导体产业继续延续摩尔定律的发展规律前进,使得半导体成为全球高科技产业和全球GDP增长的驱动力。

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责编:Steve
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