在设计数字电路的早期,验证团队往往会选择软件仿真、硬件仿真及原型验证作为常规验证工具。伴随各种设计验证方法学的不断推陈出新,各种硬件仿真系统也层出不穷,但针对复杂芯片规模的验证痛点,业界普遍认为先进的企业级硬件仿真系统还应有更大的突破……

随着如今芯片规模的不断变大,软件内容持续增多以及系统测试复制耗时增多,芯片设计成本日益高涨。而芯片研发的风险主要来自正确性代价成本,其中逻辑设计错误是导致流片失败的第一因素。

要在流片前及时、彻底地发现设计中潜藏的逻辑错误,保证芯片的可用性、高效性,需要进行充分全面的仿真和测试验证。但系统级芯片验证极其复杂,不仅要确定芯片设计正确,还要确定设计正确的芯片,仅这一过程就占据了约7成左右的研发时间。

软仿、硬仿和原型验证有什么区别?

在设计数字电路的早期,验证团队往往会选择软件仿真、硬件仿真及原型验证作为常规验证工具。

软件仿真是基于硬件描述语言对数字电路设计进行功能和特性的仿真和验证,采用工具对高级语言进行编译分析并转换成类似一个个独立的运行函数后,通过系统调度器实现在计算机处理器中多线程调度运行,并支持连接第三方工具如数学建模、硬件仿真等完成功能仿真。

软仿的特点是方便易用、成本效益高且具有复杂的调适能力,但一旦碰到大规模数字电路设计,结构越是复杂,仿真所需要的时间就越长,只适合小型设计和模块级仿真。

硬件仿真用于源代码开发调试阶段,该阶段属于功能验证阶段的前一阶段,此时IP子模块已被拼接成整体系统,整体系统的源代码仍不成熟,源代码中仍可能存在一定量的错误,此时就需要利用硬件仿真来对系统源代码中潜在的深度错误和性能瓶颈进行捕捉和探测,并对存在错误的源代码进行修改和完善。为实现上述目的,硬件仿真工具将可控制时钟和信号全可视作为核心技术,工具中含有数量较多的探测仪器、信号记录器等来记录系统电路运行的每一个时钟周期的数据,以便查找设计错误,其技术的核心在于实现高速运转速度的同时还要信号全部可探测。

作为调试的大杀器,硬件仿真在面对SoC中硬件和软件的交互时,有着比软仿更高的运算能力再加上全可视的特点, 能够更有效地发现缺陷并提供调试和修正手段,解决嵌入式硬件和软件底层边界之间的疑难杂症。

具体来说,硬件仿真往往具有以下特点:

  • 设计容量大,可扩展性好
  • 仿真速度快
  • 调试能力强,调试模式多样
  • 适合大型设计从模块级、芯片级到系统级的仿真验证

原型验证则主要应用于芯片设计前端,主要功能为模拟芯片的功能和应用环境,以验证芯片整体功能,并提供片上软件开发环境。原型验证的应用对象为设计源代码,底层技术为源代码的语法分析和编译、实时控制等技术。原型验证将设计映射到FPGA,主要是通过模拟芯片的功能和应用环境,来验证芯片整体功能,并提供片上软件开发环境。

因为相比硬件仿真,原型验证的运行速度更接近于真实芯片,可以配合软件开发者来进行底层软件的开发。这一流片前的软硬件协同开发,是其最不可替代的地方。相对来讲原型验证平台则缺乏调试的灵活性,因此常常用于流片之前的系统集成与软件调试。

三种仿真验证方式,并没有绝对的好坏之分,也没有绝对的排他性,只是优势互补。工程师会在不同阶段、不同场景,选用适合的工具。

近来由于大数据处理及 AI 芯片设计规模的持续扩大,以及市场激烈竞争下的快速迭代需求,越来越多的公司开始采购使用硬件仿真系统来提高芯片验证效率,缩短芯片开发周期,硬件仿真成为平台化中心的特点越来越明显。

业界期待国产硬件仿真有更大突破

伴随各种设计验证方法学的不断推陈出新,各种硬件仿真系统也层出不穷。在硬件仿真的选择中,通常会考核很多功能,硬件仿真系统的执行速度,硬件可靠性,是否有更大的设计容量,及多用户资源等,都是芯片设计公司选择时会考虑的多重因素。另外,还会考虑是否有其他新特性,来不断提高这种验证技术的投资回报率。例如:

  • 如何快速搭建验证环境,在极短时间内完成用户设计的移植和部署 
  • 如何快速发现和定位深层次的隐藏问题
  • 如何快速设计足够验证 case ,满足不同应用场景的验证需求
  • 如何在短时间完成对大规模设计的充分验证

针对复杂芯片规模的验证痛点,业界普遍认为先进的企业级硬件仿真系统还应有更大的突破。例如:

  • 需要操作便捷,系统自动化程度高,支持用户设计的全自动编译,无需对设计过多干预, Gigabyte 级别的设计网表能快速编译并快速完成后端工作
  • 需要具有强大的调试能力,支持足够灵活的调试手段,可以捕捉源代码的深度错误和性能瓶颈。在实现高速运转速度的同时保证信号全部可探测(信号全可视),支持灵活的实时触发、海量的波形数据存储和分析

另外,国内EDA工具市场长期被三大海外巨头所垄断,Cadence、Synopsys、西门子EDA都有各自的硬件仿真加速器,提供了信号全可视的调试功能,在使用上也各有自己的一套流程。包括Cadence的Palladium(帕拉丁),Synopsys的 ZeBu ,以及西门子EDA的 Veloce。 

经过数十年累积下来的经验、技术、工具的迭代,他们培养了客户长期的使用习惯,国产产品想要攻克并超越,除了需要政府政策扶持,还需要上下游用户共同协同协作,共建 EDA 新生态。

一款突破性的国产企业级硬件仿真系统

国产EDA企业思尔芯一直专注于打造国产数字EDA全流程,为满足日益复杂的芯片设计,以及日益旺盛的国产化需求,他们近日推出了“OmniArk 芯神鼎”企业级硬件仿真系统。

国微思尔芯资深副总裁李艳荣表示,该产品为思尔芯自主研发,拥有多项自主知识产权的核心技术,实现了对超大规模设计的全自动编译。目前已在多个芯片设计企业推广使用。帮助汽车电子、CPU 、AI 、 5G 、云计算等 SoC 设计所需的复杂验证。

思尔芯资深副总裁李艳荣

据介绍,OmniArk 芯神鼎采用超大规模商用可扩展阵列架构设计,机箱模块结构,方便维护和扩展。产品形态从桌面型到机柜型,设计容量可扩展至 20 亿门。包含一套便捷易用的软件系统,支持 GUI 图形界面和 TCL 脚本命令,集成编译、运行、调试的完整流程。

“工欲善其事,必先利其器”, OmniArk 芯神鼎在提供硬件加速平台的同时也提供各种功能的创新配套软件,例如用户设计语法自动纠错、 Smart P&R 技术,ABS(Auto-Block Select)技术, 多样化信号采集手段等等,让用户实现MHz级仿真加速、全自动智能编译流程、强大调试能力,以及多种仿真验证模式。更拥有丰富的 VIP 库,适合超大规模高端通用芯片设计的系统级验证,可以满足不同验证场景需求。

李艳荣重点介绍了芯神鼎的特性:

1、设计快速移植和部署

  • 支持 Verilog,SystemVerilog 等常用开发语言
  • 用户设计语法自动纠错
  • 自动化的门控时钟、三态、多驱等处理

2、全自动智能编译流程

  • 多线程(进程)并行综合
  • 超大规模的用户内存自动建模映射
  • 多时钟域时序分析,运行频率估算
  • Smart P&R 技术,帮助参数智能优化
  • 增量编译,减少编译时间

“选择高性能的软件开发工具往往能够大大提高硬件仿真的验证效率。OmniArk 芯神鼎整个编译流程皆为全自动,较少需要用户干预,通过多种核心技术,就能实现快速编译与自由设计。”李艳荣说到。

3、MHz级仿真加速

  • 时序驱动的分割和路由算法:兼顾最小切割和关键路径延时
  • 时序驱动的 TDM 和引脚分配:关键路径采用更小的 Ratio 比
  • 系统级时序建模及时序分析:准确估算最大运行频率、为时序驱动算法提供反馈
  • ABS(Auto-Block Select)技术:解决超大规模设计的性能挑战

李艳荣认为,对硬件仿真工具的性能影响最大的是基本元件之间的连接延迟,因此分割(Partitioning)对仿真速度的影响最大。以一个 10 亿门的超大规模电路设计为例,如果将其在专用的硬件仿真平台上,就会涉及到的芯片间切割、布线、时序分析等一系列复杂问题。

“传统的分割器只优化切割数(Sum of External Degrees),所以不能有效的优化时序(Timing),因此应用时序驱动的分割器来提高硬件仿真性能。”他补充道,OmniArk 芯神鼎采用 4 大技术创新,其中通过时序驱动的分割和路由算法,兼顾最小切割和关键路径延时,可实现高达数 MHz 的仿真速度,从而提高硬件仿真性能。

4、强大的调试纠错能力

  • 多样化信号采集手段
  • 灵活设置信号触发方式
  • 支持存储器后门读写,为固件的装载和调试提供便利
  • 支持 Force/Release/Deposit ,方便进行故障注入测试

芯神鼎有着静态探针,动态探针,信号全可视(IO/Register/Logic/Memory) 等多样化信号采集手段,更有灵活设置信号触发方式,支持对任意信号的波形实时抓取。此外李艳荣强调,芯神鼎还支持存储器后门读写,可以为固件的装载和调试提供便利;支持 Force/Release/Deposit ,方便进行故障注入测试;并且内置了波形查看工具,并支持波形与RTL代码反标,方便在 RTL 源码级调试,使得整个调试纠错能力更高效。

5、多种仿真验证模式

芯神鼎拥有多种的仿真验证模式,如 TBA、ICE、QEMU 等模式,满足多种验证场景的需求。

6、丰富的 VIP 库

芯神鼎拥有丰富的 VIP 库,支持常见高性能接口的速度适配,如 AHB、AXI、PCIe、DDR、Ethernet、USB 等,可以满足不同验证场景需求。

三大家硬件仿真竞品的比较

随着各国政府对半导体行业政策的不断变化、中美半导体的博弈走向也逐渐明确,习主席提出了“要加快科技自立自强步伐”,这也意味着集成电路行业“国产化”的坚定信念。EDA国产化需求日益旺盛,在面临巨大挑战的同时,也迎来更广阔的市场空间。

思尔芯董事长兼CEO林俊雄表示,思尔芯在目前国内EDA企业中,全球客户总数位居第一,自主研发的原型验证技术已比肩世界一流公司,是国内首家通过自主研发推出原型验证云服务的公司。“成立19年来,思尔芯专注于EDA领域的深耕发展,早在原型验证细分领域构筑了技术与市场的双优势地位。此前公司已有成熟的芯片功能验证产品,致力于帮助整个芯片产业完成国产替代。”

思尔芯董事长兼CEO林俊雄

2022年底,思尔芯宣布并购深圳国微晶锐技术有限公司(以下简称“国微晶锐”),并进行核心技术整合,将其硬件仿真技术融入数字EDA全流程布局。本次推出的企业级硬件仿真加速器——OmniArk芯神鼎,就是思尔芯技术整合后的自主研发产品,拥有多项自主知识产权的核心技术。

 

产品型号 OmniArk 芯神鼎
运行速度 Up to 2MHz
编译性能 50MG/Hr
用户数量 4
运行模式 TBA(Transaction-based Acceleration)、ICE(In-circuit Emulation)
调试能力 Static Probe、Dynamic Probe、Full Visibility、InfiniTrace、Force/Release
语言支持 Verilog、System Verilog、System Verilog assertions、C
VIP APB、AHB、AXI4、AXI4-Stream、AXI4- Lite、UART、SPI、I2C、DDR、Ethernet、USB、PCIe、SPI Flash、NAND Flash等

 

林俊雄表示,OmniArk 芯神鼎是真正的国产企业级硬件仿真系统,“产品的研发与规划始终努力对标三大家,未来还将不断提升,并结合我们其他产品线,根据需求协同仿真和交叉验证,打造出真正的国产数字EDA全流程,努力实现对三大家的超越。”

目前芯神鼎单机容量10亿门的一代产品已于Q1上市,预计还将在2024年Q1左右发布20亿门的第二代产品,运行频率将达1-4MHz,支持最大用户数48个

西电教授分享芯神鼎应用案例

电子科技大学(成电)和西安电子科技大学在使用了2022年Q3上市的 OmniArk 芯神鼎桌面级产品后,表达了对产品的高度认可。

西安电子科技大学微电子学院教授游海龙表示:“西电在采购建设世界先进 EDA 工具的同时,支持国产最新 EDA 研发成果。2022 年,我们采购了国产自主研发的 OmniArk 芯神鼎,并在我校集成电路设计教学与科研中发挥了重要作用。在面向先进集成电路设计研发验证中,基于 OmniArk 芯神鼎上实现了快速移植和部署,提前计划完成了工程搭建,无需对硬件环境进行手工连线。整个全自动的智能编译流程能够大大提高我们的验证效率,调试能力强大且灵活,用户界面操作友好且易用,帮助我们在超大规模 SoC 设计中系统级功能验证的实现。同时 OmniArk 芯神鼎的高性能和易操作也支持着我们的课堂教学,实践教学,课程设计等教学活动, 使教学效果出现了非常大的改观。”

据悉,OmniArk 芯神鼎是西电首台购买并应用于教学的硬件仿真工具,也是基于国产自主的突破性 EDA 工具,使得相关成果能在国内高校得到应用,为西电集成电路设计方面人才培养提供了有利条件。

游教授进一步表示:“依托西电产教融合创新平台,我们将为 OmniArk 芯神鼎在国内开展实训。并与思尔芯围绕集成电路验证领域,进一步紧密合作,依托硬件平台合作共建教材、课程,为我国建设培养更多掌握先进设计方法学以及国产自主工具的高层次人才。”

国产数字EDA全流程指日可待

为了缩短芯片的上市周期,在不同设计阶段选择不同的仿真验证工具,提高验证效率,如今已成了各大芯片设计公司的共识,并运用在各大芯片应用领域。而架构设计、软件仿真、硬件仿真及原型验证是设计和验证团队的常规选项。

自 2004 年成立以来,思尔芯一直深耕 EDA 领域,目前有着丰富的系统级验证产品线和完善的功能验证布局,已覆盖架构设计、软件仿真、硬件仿真、原型验证、验证云服务等工具,让整个芯片开发在对的设计环节,根据需求,更高效地搭配最合适的验证工具。

“在当前中国 IC 设计公司数量越来越多的大环境下,思尔芯基于充分贴近本地客户服务、深入挖掘客户痛点、不断快速响应的服务特点,获得越来越多的客户认可和信任。”林俊雄表示,“目前公司得到了600+的海内外客户背书,事前前15大半导体企业中的6家,中国前十大集成电路设计企业中的7家都是公司客户。”

此次新产品的开发就是为了响应庞大而丰富的客户群体需求,打造了国产化、自动化、高性能、真正全可视的调试环境,帮助客户完成验证场景,提高整个芯片开发效率,加速产品上市周期。

据悉,思尔芯的异构验证方法学已完善了整个芯片设计的功能验证布局,使得多种不同形式的设计在系统建模(Genesis芯神匠)、软件仿真(PegaSim芯神驰)、硬件仿真(OmniArk芯神鼎)、原型验证(Prodigy芯神瞳)得以协同仿真和交叉验证,以确保设计出正确的芯片。

展望未来,林俊雄表示思尔芯还将结合其他产品线,通过独立的硬件仿真配上帮助与软件仿真、原型验证协同仿真的软件,一样可以实现软硬件协同仿真的完美运行。以先进的异构验证方法学进行 SoC 设计,打造出真正的国产数字 EDA 全流程。

3月29日,AspenCore将在上海举办的国际集成电路展览会暨研讨会(IIC Shanghai 2023),思尔芯副总裁吴滔受邀参加同期举办的“EDA/IP与IC设计论坛”并发表主题为《异构验证助力先进SoC设计,多种方法提升验证效率》的演讲。本论坛还邀请到国内外知名EDA、IP企业精英与观众分享最新行业资讯与专业内容,欢迎点击报名参加

 

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