三星电机前不久宣布,2026年就要开始量产玻璃基板了——去年Intel也说2030年之前,基于玻璃基板的芯片要用到数据中心、AI HPC领域...这“玻璃芯片”到底是个啥,来得怎么这么快?

有关玻璃基板(glass substrate)或者玻璃芯技术(glass core technology),近半年有两个比较重要的商业化信息。其一是去年9月,Intel宣布2030年之前(the second half of this decade)面向先进封装采用玻璃基板。

我们在今年初Intel Foundry活动上也见到了玻璃基板技术的展示,只不过现场不能拍照——表明这东西仍然要等。Intel此前表示玻璃基板技术会率先应用于数据中心,用在搭载多die的超大24x24cm SiP(system-in-package)芯片上。

还有一则新闻是5月初三星电机(Samsung Electro-Mechanics)宣布预期2026年面向高端SiP准备开始生产玻璃基板——这是个听起来更激进的计划。据说预商业生产线于今年Q4就要开始运营了,fab厂位于韩国世宗;今年9月以前所有必要的设备采购与安装就会就绪。

Intel在新闻稿中说对于玻璃基板可替代传统有机基板(organic substrates)的研究和评估,已经超过10年,玻璃芯技术R&D投资也超过了10亿美元。三星如果能在短时间内令这项技术提枪上马,的确是动作很快了。不过三星并未解释对于“玻璃基板”技术前期会用到何种程度。

借着这个机会,我们从现有资料中尝试挖掘玻璃芯技术究竟是怎么回事,为什么它可能取代传统方案,以及取代传统方案的难点和阻碍在哪儿。笔者并非这方面的专家,若有错误,欢迎指正。

 

所谓的玻璃芯,到底哪儿是玻璃?

先做个简单的科普,一片die造出来以后需要进行封装。这项工作一方面是让die与外界可以进行电气与信号连接,毕竟芯片需要与外界做交互;另一方面,封装也为芯片提供稳定的工作环境。起码像CPU散片这样的东西要拿在手里,总不能让手直接接触到die内部的器件。

所以现在零售的CPU芯片拿在手里,我们能看到顶盖以及下方绿色的substrate基板(以下基板皆采用英文substrate)。

从早年的DIP双排引脚封装,到表面贴装、BGA封装、芯片倒装(flip chip),封装技术也经过了多代变迁。到现在以2.5D/3D封装为代表的“先进封装”出现,封装技术变得愈加复杂。

可总结封装技术的走向,始终是越来越密集的互联实现——也就是芯片内部die需求与外界连接的更大吞吐。这应该是驱动封装技术进步的核心。2.5D封装的出现,不单是因为单die尺寸的reticle limit,也在于封装substrate很难满足多die间密集的互联需求。

所以可以考虑的是加入个interposer——中介层,位于die和substrate之间。这个interposer内部可以承载更为密集的走线、互联,die与die之间的沟通效率也就提高了。那么也就有了下图这样的2.5D封装结构(要详细了解先进封装,可点击这里查看)...

来源:Ansys

有了这样的基础以后,就可以开始谈什么是玻璃芯技术了。电子互联解决方案厂商Samtec去年做过有关玻璃芯技术(glass core technology)的演讲。下面这张图给出了该技术的适用方向。其中glass interposer是更多人关注的——也就是2.5D先进封装中的interposer有一部分换做了玻璃。

似乎在国外有关玻璃芯的科研和商用讨论语境里,虽然大家都在说glass substrate,但实际上也指向了glass interposer。

来自乔治亚理工学院(Georgia Tech)和IMAP的演讲,谈论Glass Core Substrates玻璃芯基板,演讲中这位Swaminathan教授就将技术在异构架构中的应用,指向了glass interposer,如上图给出的分类。

不仅是2.5D用作die之间互联的interposer介质,而且在3D的Non-TSV应用中,也有所谓的“3D玻璃嵌入(3D Glass Embedding)”——纵向堆叠。不过从2.5D封装的glass(玻璃)这一列,对比silicon(硅)和organic(有机)这两列解决方案就不难发现,这里的glass interposer也不光是扮演interposer的角色,它也同时作为封装基板(package substrate)存在(注意它相比另外两类解决方案少了一个层级)...

从这个角度来看,glass interposer与substrate似乎产生了角色重合;只不过作为substrate的角色存在时,它也满足了更高密度互联的要求。

但从Intel发布的技术资料来看,他们准备要商用的玻璃芯基板substrate,主要就是作为substrate存在的,如上图所示。这里的玻璃芯substrate用于部分取代更早的organic substrate——也就是我们常能见到封装以后芯片下面的PCB类的材料。

去年AnandTech在介绍这种技术时还明确提到,它还不能取代CoWoS/EMIB之类的2.5D封装方案。换句话说玻璃芯substrate应该还不可作为2.5D封装中常见的硅桥(silicon bridge)与硅中介(silicon interposer)存在。

另外值得一提的是,仔细看Intel的这张PPT,会发现所谓的玻璃芯substrate,也并不是将整个substrate都整成玻璃(所以才叫glass core),而是substrate的核心材料采用玻璃,RDL(redistribution layer,重分布层)位于其两侧。

换用玻璃芯substrate的一大价值在于可实现更密集的互联密度。Intel给到的数据是,他们的方案实现了TGV(through-glass vias,类似于TSV)间距75μm,也就能做到更具弹性化的信号路由,或者更少的RDL层。

来源:Samtec

但实际上关注2.5D先进封装的读者应该知道,75μm哪怕在2.5D硅桥方案(如EMIB)上都是不够看的,更不用说3D hybrid bonding的键和间距都已经<10μm了。所以这里的玻璃芯substrate的确就是作为organic substrate的替换存在的,以提升互联密度。

不过Intel似乎是打算令玻璃芯substrate与其他封装技术做互补,比如说某些chiplet方案需要高于从传统基板走线的带宽,但又不需要EMIB封装那么高的互联密度,那么就可以选择玻璃芯substrate。

至于三星电机具体打算怎么实施所谓的玻璃芯技术、做到何种程度,目前还不清楚。

 

玻璃芯的价值在哪儿?

需要明确的是,玻璃芯技术的应用范围还是比较广的,不单是用于HPC(高性能计算)的先进封装,还涵盖射频、CMOS图像传感器、MEMS异构集成、生物传感器、光波导等应用。尤其RF射频器件,因为玻璃在电气隔离方面,具备很低的介电常数。

Swaminathan在他的演讲中主要谈的就是这种技术在无线通信上的应用,有兴趣的还是可以去看一下把die嵌入进玻璃中,具体是怎么做的以及有怎样的价值。本文谈玻璃芯技术,还是有关其HPC计算芯片substrate和interposer的应用。

玻璃芯技术的关键包括前文已经提到的TGV——按照TSV硅过孔的翻译,TGV大概应当译作玻璃过孔;还有RDL,被称为玻璃上的电路circuits on glass,RDL位于玻璃芯的两侧;以及最后的玻璃芯封装。

注意看中间那张侧剖面图,除了上下3层RDL层,中间的那个就是TGV

Samtec的TGV玻璃过孔

这里我们抛开Intel准备商用的方案不谈,Samtec在介绍中提到他们的TGV工艺,能够做到间距100-40μm——40μm是个接近EMIB的数字了(演讲后面还提到L/S线宽线距可以控制到25μm…所以不知道他们究竟做到多少)。

比较值得一提的是贯穿玻璃的TGV,Samtec认为其“甜点”厚度大约是200μm——但若选择不同类型的玻璃,作为substrate时其厚度也可以做到40-20μm。Intel也在谈玻璃芯substrate技术时提到过TGV的纵横比相比传统方案都会更夸张(后文会提到,1mm的玻璃芯厚度,20:1的纵横比,适用于AI和数据中心)。

上面这张图是Swaminathan在演讲中给出的,不同interposer不同维度参数的对比,比如说IO间距、介电常数、互联密度等。这里关键的三个参数是最后三行,要求实现最大的data rate/IO,最大的带宽密度和最小的单位数据传输能耗(pJ/bit)。相关数据有对应出处,有兴趣的可以深入研究一下——此处仅供参考。

至少到这张PPT发布之时,有关2.5D先进封装,玻璃interposer/substrate的价值在能耗方面非常出色,虽然IO数据传输速率和带宽密度相比于organic interposer和扇出型(fanout)封装互有胜负——相比2D和硅桥之类的方案,还是有着显著优势的,虽然最理想的方案大概还没有走出实验室。

当然这张PPT要强调的应该是3D集成方案各方面的显著优势,包括单位数据传输能耗是以fJ/bit来计的,带宽密度更不可同日而语——这其中的3D Glass Embedding方案相比本文谈论用于先进封装的玻璃芯substrate/interposer,应该是个更遥远的技术。

不过这些不是玻璃芯技术被提上日程的关键,毕竟前文也谈到了现阶段的玻璃芯技术用于先进封装时,各方面用于替代EMIB之类的硅桥方案都还不现实。

玻璃芯的真正价值还是在于材料本身。首先是表面粗糙度和硅相似,也就可以在上面打造精细的RDL层。其次是热膨胀系数(CTE)也不错,在发生材料翘曲和变化时,substrate可以和die保持相对的一致。杨氏模量(Young's Modulus)——也就是弹性系数给出了所需的刚度。吸湿性(moisture absorption)也同硅。热导率,基本是热绝缘材料般的存在。

有一些相关应用的优势,比如说在气密封装(hermetic package)应用上,基于激光焊接可以在常温下进行,不需要上高温。还有基于光的信号传输系统,玻璃更有天然优势。

此前Intel给出的总结是玻璃的机械和电气特性好,包括封装时相比organic substrate更耐受高温,也就实现了更小的翘曲和形变;更平坦,所以封装和光刻都更容易。TGV本身的电气性能更好,比如低损耗,实现了更干净的信号路由和电供给——在不需要用光互联的情况下,就能实现448G信号传递;当然低损耗也意味着更省电。

所谓的glass panel,基于面板的substrate制造,来源:Intel

而最重要的,也是半导体制造最为看重的,在于封装尺寸可以做得很大(package size)——也是前述物理特性使然。对于基于chiplet的2D/2.5D封装方案而言,关键在于能容纳的die/chiplet多少,实现对应的成本效益。

配合panel packaging面板封装方案,用更大的panel尺寸就能实现更大更多的substrate/interposer,提现了玻璃芯技术的成本价值。(glass panel,这里的panel和panel level packaging里的panel是一样的意思)

Intel说他们的方案能够在一片芯片上多放50%的die,也就是封装密度提升了——尤其对于数据中心AI这类大芯片。加上前文谈到达成的互联密度、带宽,及其出色的介电绝缘属性还能提升性能,玻璃芯技术的价值也就体现出来了。

Yole Intelligence给出过上面这张图,横坐标是L/S,纵坐标是成本。在这套系统里,PCB板级的L/S当然是最大的,成本也最低;晶圆前端制造是纳米级别,成本也最高;中间地带就是封装了。

虽然此处glass panel interposer所处L/S的位置又和前文PPT给的数值不大一样(表明技术潜力巨大?...),这张PPT表达的大致意思还是玻璃芯interposer潜在的成本效益。Samtec认为,基于panel制造1000mm的玻璃面板,则芯片每mm²的成本会大幅度降低,低到比2D封装的organic substrate还要低。

 

所以为什么还没普及?

这话起码现在还是不现实的。大部分此类近未来技术遭遇的最大挑战,必然是成本方面的。别看Samtec理想化的PPT谈玻璃芯封装的成本效益有多高,实际上玻璃芯技术要真正全面普及开来,问题还不少。

今年初Semi Engineering撰文谈到了玻璃substrate用于先进封装时存在的种种技术挑战。比如说制造过程中贯穿玻璃的TGV的一致性,TGV制造本身的技术挑战;再比如玻璃在检验与测量方面本来就存在挑战,与其完全不同于硅的透明度、折射率等特性有关——传统的检测方法不能用在玻璃上。

往大了说这是生态的问题。当我们改用一种新的substrate,此前的物理学方法、算法、设计是否还凑效?这是很大的问题。从更长远的角度来看,玻璃substrate并没有大范围内的可靠性数据。

 

TGV材料选择,来源:Samtec

毕竟这在半导体封装领域是个新事物,相比于有着数十年数据积累、形成了标准、有性能指标和寿命预期的传统材料,其长期可靠性信息非常欠缺。那么玻璃substrate在汽车、航空航天领域的应用首先就会受到限制。

且可靠性问题并不单纯是玻璃substrate自身的,还牵扯到当玻璃与封装内的其他材料有接触时,情况会怎样——比如和焊料、填充材料在多热循环周期的交互,和金属线的附着力持续如何都是未知的。那么材料测试、长期模型开发之类的工作就很重要了。

还有个关键问题是,目前半导体封装领域内用到的substrate材料是可以做多层电路的,上面、下面,以及其内部都可以。但基于玻璃的物理属性,尤其其硬度、TGV的存在等问题,要往里放电路很困难。

玻璃芯上面下面是可以放层级电路的,但内部暂时还不行,这就一定程度造成了设计上的挑战。当然也可以去开发一些新的制造方法,实现玻璃芯内部的布线,那就涉及到更复杂的工艺和材料问题了。

本文未提到的玻璃扇出型晶圆级封装结构,来源:Samtec

热膨胀相关的,前文提到了这是玻璃的优势。但实际上这其中还涉及到热膨胀差异、均一性的问题。半导体制造流程中有许多热控制相关的流程。玻璃及其他材料的CTE不匹配,会导致形变、错位等严重问题。那么玻璃面板热效应问题的精准量测,还有热建模、仿真之类的,就成为质量控制方面很关键的一部分。

当然对应的还有应力问题。比如在材料沉积到玻璃substrate上的时候,就需要面对substrate不同物理状态以及增加层的应力问题;还有切割等过程中的应力问题,传统方案必然需要做出完善或变化;诸如激光切割之类的技术也需要做参数的精准控制。还有应力分析、管理相关的工具要做配套等等。

不过Semi Engineering也提到在测试测量方面,玻璃substrate有一些独特的优势,其透明特性决定了检测技术可考虑红外、X光成像等无损方案;高分辨率光学检测技术也可应用,用于探查器件结构,包括观察引线键合、焊点构成等。

用光学方法总是更为低成本、快速和便捷。似乎就连应力分布、变形之类的检测都可以通过检测折射率变化来实施。还有热成像之类的实现热分布更准确的评估,用于热管理策略,用于实施更好的散热设计等等...

现在我们谈玻璃芯技术在先进封装领域的应用已经不算长远前瞻了。价值链和生态方面的角色已经开始努力探讨降低成本、共建生态的问题。

所以最后提一提Intel去年已经展示过采用玻璃芯substrate的测试芯片,但没有太多有关这颗芯片的细节信息。只知道这颗芯片用上了3层RDL,TGV间距为75μm;glass core玻璃芯部分的厚度达到了1mm——用以证明TGV在这种厚度下也没问题。据说这是HPC高端芯片所需的,主要是为了达成对应的芯片尺寸目标,所以要做到这个厚度。

Intel首先会将玻璃芯技术用到高端HPC和AI芯片上,毕竟可以承担更高的成本,而且也是更紧迫的在尺寸方面追求更大,更能吃到玻璃芯封装红利的芯片类型。长期来看,这种技术也会下放到消费级芯片产品上。

下面这张图展示的是2023年3月,有关玻璃interposer的研究成果——因为时隔一年了,不知道目前最前沿的已经进化成了怎样。

这一研究离商用应该还远:尤其这个方案是3D嵌入芯片,支持8层RDL,玻璃芯厚度300μm,L/S在2-15μm区间内。所谓的嵌入芯片是嵌入到玻璃槽内的。带宽密度之类的看图吧——仅供参考。

除了Intel以外,商用研发进展相关的,可以去搜一搜Absolics(SKC)的玻璃substrate生产计划:2021年他们曾宣布2025年计划大规模量产,如果顺利的话今年就应该要小范围试产了...至于2026年能不能见到三星的玻璃芯substrate/interposer芯片,我们持保留态度,三星在半导体制造放卫星这件事情上一直保持着相对优良的传统...

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