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3nm明年试产!台积电8000人枕戈待旦备战2nm

时间:2020-08-25 作者:邵乐峰 阅读:
在台积电第26届技术研讨会上,台积电公布多项重磅消息:包括3nm工艺技术细节、将于2021年落成使用的可容纳8000名工程师的2nm芯片研发中心、整合旗下包括SoIC、InFO、CoWoS等3D封装技术平台3D Fabric、以及超低功耗工艺技术N12e等。
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在台积电第26届技术研讨会上,台积电不但正式揭开了其3nm工艺节点的神秘面纱,同时,台积电总裁魏哲家还宣布多项重磅消息,包括将于2021年落成使用的可容纳8000名工程师的2nm芯片研发中心、整合旗下包括SoIC、InFO、CoWoS等3D封装技术平台,命名为台积电3D Fabric、以及超低功耗工艺技术N12e等。

在尖端工艺上起舞

尽管7nm以下先进工艺的复杂性和成本都在大幅攀升,但这对那些追求极致芯片性能的厂商们来说仍然非常重要。因为随着AI和5G的持续发展,人类对更快速、更低功耗运算能力的追求是无止境的,从而创造了更大的市场需求,推动了产业的持续创新。另一方面,7nm及以下先进工艺节点采用新一代FinFET技术,大幅提升了性能和功耗效率,是为开发更具竞争力芯片产品而极具价值的投资。

作为全球晶圆代工的头号玩家,台积电2019年的研发投入达到了30亿美金,并早在2017年就率先进入7nm时代,并很快使之成为当前人工智能(AI)和高性能计算(HPC)的中坚技术。截止目前,台积电已经在7nm节点上总共获得了超过140个NTO,预计到2020年底这一数字将会突破200个,累计生产7nm芯片超过10亿颗,并率先推出了使用EUV技术的7nm+工艺,成为业内第一个将EUV投入量产的企业。

N7之后,2019年下半年,台积电又推出了与7nm工艺平台完全兼容的6nm工艺,一方面希望用更先进的工艺来实现更高的逻辑密度,另一方面又便于客户很容易的将7nm设计移植到6nm平台之上。数据显示,N6平台在逻辑密度方面的提升接近20%。

进入2020年,对台积电具备“里程碑意义”的事件是5nm工艺的量产。与7nm相比,5nm技术在速度上提升了15%,功耗降低了30%,逻辑密度是前者的1.8倍,D0已经超越了同时期的7nm。与此同时,台积电还推出了增强版的N5P制程工艺,晶体管速度提升5%的同时还带来了10%的功耗降低,从而给HPC产业带来新的机会。

接下来,台积电还将基于N5平台推出N4工艺平台,新工艺在速度、功耗和密度都得到了进一步的提升,在设计规则、SPICE和IP方面同样与N5保持兼容,以利于在5nm和4nm之间实现无缝衔接。根据规划,N4将在2021年第四季度开始试产,并于2022年实现量产。

而在最新的3nm工艺上,台积电选择继续采用FinFET晶体管架构,主要基于两方面的考虑:一是希望通过研发团队的不断创新,用新的方式持续提升FinFET的性能;二是希望客户能够尽快的无缝升级技术和产品以获得更优的体验。与5nm相比,将于2022年下半年进行量产的3nm工艺,速度提升10%-15%,功耗降低25%-30%,逻辑密度是前者的1.7倍,SRAM密度提升20%,模拟密度提升了10%。

除了先进制程工艺外,台积电还透露了对半导体未来创新的想法以及最新的研究成果,包括:

  • 新的晶体管架构(FinFET/Nano-Sheet/Nano-wire)和新的晶体管材料(2D/硫化物)。

台积电目前的32Mb Nano-sheet SRAM构造,可在低电压下大幅改善晶体管质量。而在2D材料方面,包括硫化钼和硫化钨在内的的一系列硫化物材料显示出了非常好的性能特性,符合未来小节点沟道的各种需求。目前,台积电基于硫化物2D材料获得了历史新高的On-current。

  • 电源管理。

传统设计中,设计人员通常会使用Power Gating来控制电流开关,但由于晶体管被放置在硅衬底上,导致功耗被过多浪费。而台积电研发团队的做法,则是把碳纳米管与Si CMOS进行集成,不但成功解决了功耗问题,还给未来的微缩之路提供新的方向。

  • EUV 

除了持续推进7nm/5nm EUV的OPC、光罩和光阻方面的研究外,目前,通过将EUV与self-aligned spacer技术进行结合,台积电成功实现了业界首款BEOL 18nm pitch patterning图像,这将对未来晶体管的微缩起到非常重要的作用。

  • DTCO 

台积电方面认为未来的半导体发展不应该只关注晶体管电流,速度方面提升方面面临的挑战还包括电阻和电容,这两方面如果不能提升,将会影响晶体管的继续微缩,台积电在这方面也做了大量的研发工作,包括DTCO、RC Delay、降低gate-to-drain电容等。

集成电路的“三维空间”

先进工艺自身具备的技术魅力和面临的挑战令人印象深刻,但不得不承认的是,当前集成电路工艺技术的发展趋势,正逐渐从单一追求尺寸依赖的先进工艺,向先进工艺(More Moore)、非尺寸依赖的特色工艺(More than Moore)和先进封装三个维度并举发展,小芯片(Chiplet)、异构集成的系统级封装(System-in-Package)、3D堆叠等新技术层出不穷。

除了前文介绍过的先进逻辑制程外,台积电特殊制程技术包括MEMS、CMOS图像传感器、嵌入式NVM、射频RF、模拟、高压、BCD-Power等,覆盖了广泛的应用范围。公司2019年完成的特殊制程重点之一就是开发业界独特的40纳米BCD(Bipolar-CMOSDMOS)技术,可提供先进的20-24伏高压组件和阻变式存储器(RRAM),与40纳米超低功耗平台完全兼容,并同时支持移动应用所需的低功耗、高集成度、以及小布局面积的高速通讯接口。

N12e是台积电推出的支持5G与人工智能时代物联网设备的最新技术,目前已进入试产阶段,能够提供强大的运算效能与优异的功耗效率,支持人工智能边缘运算应用。相较于前一代的22ULL技术,N12e逻辑密度增加超过1.75倍,效能提升约1.5倍,功耗减少一半。作为12FFC+工艺的加强版,N12e适合应用于支持人工智能的物联网装置,提供强大的功能执行力,例如理解自然语言或影像分类,同时提升功耗效率;N12e也能够支持用电池供电的强大人工智能物联网装置。

在先进封装领域,作为一种创新的晶圆级3D封装技术,3DFabric系统整合解决方案是业界首个能够结合后段3D与前段3D技术的解决方案,将多个逻辑芯片链接在一起,甚至串联高带宽内存(HBM),或异质小芯片(例如模拟、输入/输出、以及射频模块),提供系统整合中的强大乘数效应。同时,3DFabric能与晶体管微缩互补,持续提升系统效能与功能性,缩小尺寸外观,并且加快产品上市时程。

在未来发展方面,台积电(南京)有限公司总经理罗镇球稍早前在接受《电子工程专辑》采访时透露称,先进逻辑制程领域,公司将继续在3纳米和2纳米技术领域的研究,另外也积极探索2纳米以下制程及3D晶体管、新型存储器和low-R低电阻连线等更丰富的技术平台;3D IC先进封装方面,持续创新更高能效的系统整合、异质整合和微缩;特殊制程方面,强化RF和3D智能传感器以应对5G和物联网应用的需求。

同时,为了保持持续的市场竞争力,2017年,台积电建立了专注于未来八到十年的新材料、新制程、新器件、纳米管及存储器等长期研究的研究机构,同时也持续与外部学术及产业研究机构合作,探索未来更具经济效应的科技和制造方案来为客户服务。

台积电主要未来研发项目汇总

以上研究项目占2020研发预算的70%,2020总研发预算预计为全年营收9%。

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邵乐峰
ASPENCORE 中国区首席分析师。
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