魔鬼藏在细节中：三星3nm GAA如何实现低功耗

近年来，先进逻辑晶体管工艺已进入了崭新发展阶段，从鳍式晶体管(FinFET)转型为环绕式栅极晶体管(GAAFET)。在全球主要的晶圆代工厂中，韩国的三星(Samsung)表现尤为积极，并于2022年率先推出了第一代3nm MBCFET工艺技术，台积电(TSMC)则计划在今年量产其第一代2nm纳米片晶体管(Nanosheet FET)。

相较于发展多年且相对成熟的FinFET工艺，GAAFET架构的复杂性更高，尤其是在芯片前段的晶体管工艺中，将面临更多技术挑战，为了实现更高且稳定的良率，让晶圆代工厂具备结构性的获利能力，将考验工程师在调整工艺参数的能力。在此过程中，晶体管工艺与性能的优劣，可以通过材料分析及电学测量加以评估。

我们之前曾经针对Samsung 3nm智能手表进行材料分析，详细介绍了其MBCFET的工艺细节以及与FinFET的差异。除了物理结构外，晶体管实际上电后的特性是否符合设计工程师的预期，成为判断工艺是否需要调整或优化的重要依据，尤其当新晶体管架构尚在研发初期，这一点更至关重要。因此，我们延续先前采用纳米探针(Nano-probing)电学测量技术，针对3nm MBCFET进行测量，进一步细究晶体管的电学特性。

为了确保测量的数据反映晶体管的原始电学特性，我们在试片制备与Nano-probing测量过程中，均选择尽可能避免造成晶体管明显电子损伤的条件。这一次，我们不单只测量一个6T-SRAM单元，还进一步测量附近其它的6T-SRAM单元，这样不但确认相同晶体管在不同单元间的电学特性变异，还可以获得该工艺稳定性的信息。

为了清楚了解晶体管的电学特性，此次测量主要分成两种模式：线性模式(lin)与饱和模式(sat)，并探讨施加在Bulk(B)端的电压对于阈值电压(VT)的影响，也就是背栅偏压效应(Back-gate bias effect)。如图1a所示，即为测量6T-SRAM单元中一个PU晶体管的IS-VG电学特性曲线，其中IS以对数(Log)方式呈现，可以清楚看到IS_lin(B=0V)与IS_lin(B=0.8V)以及IS_sat(B=0V)与IS_sat(B=0.8V)二者的曲线几乎重合，显示Bulk电压对于VT并没有明显影响，而且饱和模式下的VT绝对值大于线性模式。

另外，截止状态的漏电(Ioff)亦维持在正常的范围内(< 20pA)。由上述的结果可以确认这是一个电学特性正常的PU晶体管，并在不同的6T-SRAM单元中，分别测量PU、PG与PD晶体管的相同特性曲线。经过多次的测量结果，我们意外地发现有数个PU晶体管的Ioff存在异常，比正常的Ioff (如图1a)高出四个数量级，图1b显示的即为其中一例。

图1：a 正常PU晶体管IS-VG电学特性曲线。b 异常PU晶体管IS-VG电学特性曲线。

为了方便比较，我们统一图1a与图1b的Y轴(IS)单位与刻度大小。在饱和模式，我们观察到异常高的Ioff(约0.1uA)，且IS_sat在VG=±0.2V区间内(包含Off state与Sub-threshold区间)呈现平坦的状况，显示VG对于IS_sat几乎没有控制作用；同时，Bulk电压对于Ioff亦无明显影响。相对地，在线性模式下，在未施加Bulk电压时，Ioff落在正常范围内，而当施加0.8V Bulk电压时，Ioff在VG>-0.13V区间开始与IS_lin(B=0V)出现明显差异，呈现栅极引发漏极漏电流(GIDL)行为。值得注意的是，除了少数PU晶体管，PG与PD晶体管并未出现异常漏电现象。

那么，是什么原因导致这些电学特性异常？这是一个值得深究的问题。如果是Top nanosheet漏电，因为栅极环绕着纳米片，IS应该会随着VG而有明显改变。然而，由图1b中的IS_sat在VG=±0.2V区间内呈现平坦来看，我们可以排除Top nanosheet为漏电问题的主因。再从IS_lin(B=0.8V)的曲线来看，可以得知Bulk电压并未能抑制Ioff，并伴随出现GIDL现象，推测其漏电路径很可能位于Bottom nanosheet MESA。

通过图2示意图来说明这样的漏电现象：其中，白色方框虚线标示为推测的漏电区域。因为MESA上方只有单面栅极，VG控制力比不上Top nanosheet，加上GAA工艺尺寸小，使 Bottom nanosheet MESA的漏电现象成为GAA架构常见的问题，并已有多篇文献报导，其特征类似于平面晶体管的短沟道效应(SCE)。

图2：GAA bottom nanosheet MESA漏电示意图。

我们利用电子束诱发电流(EBIC)实验(图3)，进一步验证上述的推测。当纳米探针接触到漏电PU晶体管的Source端，并分别以SEM加速电压0.2KeV与0.4KeV扫描时，可见EBIC亮点连通Source端与Drain端(以红色箭号标示)，表示存在异常漏电；反观在正常PU晶体管上点测，EBIC亮点仅局限在Source端。另外，由0.2KeV与0.4KeV扫描的EBIC结果中并没有发现明显差异，显示目前尚无法判定漏电端来自于Top nanosheet或Bottom nanosheet MESA，还需要利用更低的加速电压进行分析，如0.1KeV，才能取得更表层EBIC信号，进一步判别漏电来源。

图3：EBIC在异常与正常PU晶体管分析结果。

在电学特性发现的异常漏电是否与微结构上的缺陷有关？图4是利用高分辨率穿透式电子显微镜(TEM)与电子能量损失谱(EELS)针对漏电PU晶体管的分析，其结果显示与正常PU晶体管相同，并未观察到晶体管微结构的异常。这样的结果并不意外，毕竟电学特性是一个晶体管整体行为表现的结果，包含微结构、材料特性、边界效应等，仅仅物理微结构的正常并不保证其整体电学特性也完全正常。

就单一晶体管来说，其Ioff比正常高出四个数量级，当然超出规格且无法正常工作。但若从整个芯片的角度来看，考虑的是整体功耗、频率、性能、可接受的缺陷密度(尤其是内存)等因素，在实际应用上，少数晶体管的缺陷(包含本次发现的高漏电)仍在可容忍范围内。为了了解高漏电PU晶体管更多的电学特性，我们还进行初步的DC静态噪声容限(SNM)测试。

图4：截面TEM与EELS mapping在异常PU晶体管分析结果。

从结果来看(图5)，该漏电PU晶体管在正常电压下仍保有相当好的SNM特性，但这并不代表其于实际产品的AC工作状况。以我们的电学特性分析结果(图1)推测，此产品的6T-SRAM工作很可能介于Marginal fail 与Marginal pass之间。

图5：异常PU晶体管的SNM分析。

此报告分析的目标物Exynos W1000是从市面上购买的良品，但在其6T-SRAM中却仍发现多个中PU晶体管的电学特性异常。我们推测有几个可能性，如产品规格要求不高、6T-SRAM区具有冗余修复机制(Redundancy and repair)或采用Write/read assist辅助电路等设计，才能顺利在市面上售卖。

总而言之，调整工艺参数以取得最佳良率，可说是晶圆代工厂达到结构性获利与持续推进工艺技术的重要课题。这其中还需要厂内跨部门的紧密合作、大量的实验设计、以及充分的分析能量。通过晶圆厂晶体管研发单位的专家与泛铨科技(MSScorps)在故障分析与材料分析的强项，将进一步强化在新工艺研发过程中解决问题的能力。